Альфа 21464 - Википедия - Alpha 21464

В Альфа 21464 незавершенный микропроцессор который реализует Альфа архитектура набора команд (ISA) разработано Корпорация цифрового оборудования а позже Compaq после того, как она приобрела Digital. Микропроцессор также был известен как EV8 или же Аранья, последнее является его кодовым названием. Планируемый к выпуску в 2004 году, он был отменен 25 июня 2001 года, когда Compaq объявила, что Alpha будет постепенно прекращена в пользу Itanium к 2004 году. Когда он был отменен, Alpha 21464 находился на поздней стадии разработки, но еще не был скотчем.[1][2]

История 21464 началась в середине 1990-х годов, когда компьютерные ученые Джоэл Эмер был вдохновлен исследованием Дина Таллсена одновременная многопоточность (SMT) в Вашингтонский университет. Эмер исследовал эту технологию в конце 1990-х и начал продвигать ее, как только убедился в ее ценности. Compaq объявила о том, что следующий микропроцессор Alpha будет использовать SMT в октябре 1999 года на Microprocessor Forum 1999.[3] В то время ожидалось, что системы, использующие Alpha 21464, поступят в продажу в 2003 году.[3]

Описание

Микропроцессор был восьмиступенчатым. суперскалярный дизайн с внеочередное исполнение, четырехсторонний SMT и глубокий трубопровод. Он извлекает 16 инструкций из двухстороннего устройства размером 64 КБ. набор-ассоциативный кеш инструкций. Затем предсказатель ветвления выбрал «хорошие» инструкции и ввел их в свертывающийся буфер. (Это позволило обеспечить пропускную способность выборки до 16 инструкций за цикл, в зависимости от выбранной плотности ветвлений.) Интерфейс имел значительно больше этапов, чем предыдущая реализация Alpha, и в результате 21464 имел значительный минимум неверное предсказание ветки штраф 14 циклов.[1] В микропроцессоре использован усовершенствованный предсказание ветвления алгоритм для минимизации этих дорогостоящих штрафов.

Внедрение SMT потребовало репликации определенных ресурсов, таких как счетчик команд. Вместо одного счетчика программ было четыре счетчика программ, по одному на каждый поток. Однако после того, как интерфейсная часть была расширена для поддержки SMT, очень мало логики. Регистровый файл содержал 512 записей, но его размер определялся максимальным количеством инструкций в полете, а не SMT. Доступ к регистровому файлу требовал трех этапов конвейера из-за физического размера схемы. До восьми инструкций из четырех потоков могут быть отправлены восьми целочисленным и четырем блокам выполнения с плавающей запятой в каждом цикле. 21464 имел кэш данных размером 64 КБ (Dcache), организованный в виде восьми банков для поддержки двойного переноса. Это было подкреплено встроенным 3 МБ, шестиступенчатым набор-ассоциативный единый вторичный кеш (Scache).

Целочисленный исполнительный блок использовал новую структуру: регистровый кеш. Кэш регистров был предназначен не для уменьшения задержки файла трех тикового регистра (как утверждается в некоторых отчетах), а для уменьшения сложности управления обходом операндов. Кэш регистров содержал все результаты, полученные ALU и конвейерами загрузки за предыдущие N циклов. (N было что-то вроде 8.) Структура кэша регистров была архитектурной перемаркировкой того, что предыдущие процессоры реализовали как распределенный мультиплексор.

Системный интерфейс был похож на интерфейс Альфа 21364. Были интегрированы контроллеры памяти это дало десять RDRAM каналы. Многопроцессорность была облегчена маршрутизатор который предоставил ссылки на другие 21464 и архитектурно поддерживал 512-полосный многопроцессорность без клей логика.

Он должен был быть выполнен в размере 0,125 мкм (иногда называемый 0,13 мкм) комплементарный металл – оксид – полупроводник (CMOS) процесс с семью слоями медное соединение, частично истощены кремний на изоляторе (PD-SOI) и низкий-K диэлектрик. Количество транзисторов оценивается в 250 миллионов, а размер кристалла - в 420 мм.2.[2][4]

Тарантул

Тарантул был кодовым названием для расширения рассматриваемой архитектуры Alpha и производной от Alpha 21464, в которой реализовано вышеупомянутое расширение. Он был отменен, когда все еще находился в разработке, до начала каких-либо работ по внедрению и до завершения 21464. Расширение должно было предоставить Alpha возможность векторной обработки. Он определил тридцать два 64-х 128-битных (8 192-битных или 1 КБ) векторных регистров, примерно 50 векторных инструкций и неопределенное количество инструкций для перемещения данных в векторные регистры и из них. Другие кандидаты на последующие шаги EV8 включали многоядерный дизайн с двумя ядрами EV8 и рабочей частотой 4,0 ГГц.

Примечания

  1. ^ а б Seznec et al. 2002 г.
  2. ^ а б Престон и др. 2002 г.
  3. ^ а б Дифендорф 1999
  4. ^ Emer 1999

Рекомендации

  • Дифендорф, Кит (6 декабря 1999 г.). «Compaq выбирает SMT для Alpha: одновременная многопоточность использует параллелизм на уровне инструкций и потоков». Отчет микропроцессора. 13 (16). ISSN  0899-9341.
  • Эмер, Джоэл (1999). Одновременная многопоточность: умножение альфа-производительности. Труды Microprocessor Forum 1999. CiteSeerX  10.1.1.467.2597.
  • Espasa, R .; Ardanaz, F .; Emer, J .; Феликс, С .; Gago, J .; Gramunt, R .; Эрнандес, I .; Juan, T .; Lowney, G .; Маттина, М .; Сезнец, А. (2002). «Тарантул: векторное расширение альфа-архитектуры». Материалы 29-го Международного симпозиума IEEE-ACM по компьютерной архитектуре. IEEE. С. 281–292. Дои:10.1109 / ISCA.2002.1003586. ISBN  978-0-7695-1605-9.
  • Preston, R.P .; Badeau, R.W .; Bailey, D.W .; Bell, S.L .; Biro, L.L .; Bowhill, W.J .; Dever, D.E .; Феликс, С .; Gammack, R .; Germini, V .; Gowan, M.K .; Gronowski, P .; Джексон, Д. Б.; Mehta, S .; Morton, S.V .; Pickholtz, J.D .; Reilly, M.H .; Смит, М.Дж. (2002). «Дизайн суперскалярного RISC-микропроцессора шириной 8 с одновременной многопоточностью». 2002 Международная конференция по твердотельным схемам IEEE. С. 266–500. Дои:10.1109 / ISSCC.2002.993068. ISBN  978-0-7803-7335-8.
  • Seznec, A .; Феликс, С .; Кришнан, В .; Сазеидес, Ю. (2002). «Компромисс дизайна для условного предсказателя переходов Alpha EV8». Материалы 29-го Международного симпозиума IEEE-ACM по компьютерной архитектуре. IEEE. С. 295–306. Дои:10.1109 / ISCA.2002.1003587. ISBN  978-0-7695-1605-9.

дальнейшее чтение