Список ПЛИС Xilinx - List of Xilinx FPGAs

Эта страница содержит общую информацию о программируемая вентильная матрица (FPGA) устройства от Xilinx, на основе официальных спецификаций.

Терминология

Поля в приведенной ниже таблице описывают следующее:

Модель - Маркетинговое название устройства, присвоенное Xilinx.
Запуск - Дата анонса продукта.
Подмодели - Некоторые модели FPGA имеют несколько подмоделей.
Вьетнамки (K) - Количество триггеров, встроенных в матрицу FPGA.
LUT (тыс.) - Количество таблиц поиска, встроенных в структуру FPGA.
DSP-фрагменты - Количество фрагментов цифрового сигнального процессора, встроенных в матрицу FPGA.
Пиковая производительность DSP (GMAC / s) - Максимальное количество операций умножения и накопления в секунду, которые могут выполняться процессорами цифровых сигналов, встроенными в структуру FPGA. Это теоретическое число в лучшем случае.
PCIe - Шина, по которой устройство подключается к внешней системе.
Макс.распределенная оперативная память (МБ) - Память с произвольным доступом в LUT.^[1]
Общий объем ОЗУ блока (МБ) - ОЗУ на кристалле, которое не интегрировано в LUT.
UltraRAM (Мб) - Дополнительный блок ОЗУ, представленный в линейке Zynq UltraScale + FPGA. UltraRAM может отключаться на продолжительное время.^[2]

ПЛИС со встроенным Процессоры

Zynq 7000-серии^[3]

Xilinx анонсировала линейку Zynq 7000 в 2011 году.^[4]
Все модели производятся по 28-нм техпроцессу.
Модели бывают одно- или двухъядерные ARM Cortex-A9 Процессоры

Модель	Запуск	Вьетнамки (K)	LUT (тыс.)	DSP Ломтики	Пиковый DSP Спектакль (GMAC / s)	PCIe
Z-7010	2011^[4]	35.2	17.6	80	100	-
Z-7015		92.4	46.2	160	200	Gen2 x4
Z-7020	2011^[4]	106.4	53.2	220	276	-
Z-7030	2011^[4]	157.2	78.6	400	593	Gen2 x4
Z-7035		343.8	171.9	900	1334	Gen2 x8
Z-7045		437.2	218.6	900	1334	Gen2 x8
Z-7100	2013^[5]	554.8	277.4	2020	2622	Gen2 x8

Zynq UltraScale +^[6]

Xilinx анонсировала линейку Zynq UltraScale + в 2015 году^[7]
Все модели производятся с использованием техпроцесса 16 нм.^[8]

Модель	Подмодели	Шлепки (K)	LUT (тыс.)	DSP Ломтики	PCIe	Максимум Распространено RAM (Мб)	Общий Блокировать баран (Мб)	UltraRAM (Мб)
ZU2	CG, EG	94	47	240	Gen2 x4	1.2	5.3	-
ZU3	CG, EG	141	71	360	Gen2 x4	1.8	7.6	-
ZU4	CG, EG, EV	176	88	728	Gen2 x4	2.6	4.5	13.5
ZU5	CG, EG, EV	234	117	1248	Gen2 x4	3.5	5.1	18
ZU6	CG, EG	429	215	1973	Gen2 x4	6.9	25.1	-
ZU7	CG, EG, EV	461	230	1728	Gen2 x4	6.2	11	27
ZU9	CG, EG	548	274	2520	Gen2 x4	8.8	32.1	-
ZU11	НАПРИМЕР	597	299	2928	Gen2 x4	9.1	21.1	22.5
ZU15	НАПРИМЕР	682	341	3528	Gen2 x4	11.3	26.2	31.5
ZU17	НАПРИМЕР	847	423	1590	Gen2 x4	8	28	28.7
ZU19	НАПРИМЕР	1045	523	1968	Gen2 x4	9.8	34.6	36

Подмодели Zynq UltraScale +

Каждая модель Zynq UltraScale + доступна в трех подмоделях: CG, EG и EV. Основные различия между этими подмоделями заключаются в процессоре и GPU конфигурации.^[9]

	CG	НАПРИМЕР	EV
ВСУ	2x рука A53	4x рука A53	4x рука A53
RPU	2x рука R5	2x рука R5	2x рука R5
GPU	-	Рукав Мали-400МП2	Рукав Мали-400МП2
VCU	-	-	H.264 /H.265

Версаль

В 2018 году Xilinx анонсировала линейку продуктов под названием Versal.^[10] Чипы Versal будут содержать CPU, GPU, DSP, и компоненты FPGA. Versal будет изготавливаться по 7-нм техпроцессу. Xilinx заявила, что продукты Versal будут доступны во второй половине 2019 года.^[11]

ПЛИС без встроенных процессоров^[12]

XC-серия

Модель	Запуск
XC2064	1985
XC3020	1988
XC4000	1991
XC3100	1992
XC3200	1992
XC5000	1994
XC8100	1995
XC6200	1995

Спартанский

Модель	Запуск
Спартанский	1998
Спартанец-II	2000
Спартанец-3Э	2005
Спартанец-3А	2007
Спартанец-6	2009
Спартанец-7	2017

Virtex

Модель	Запуск
Virtex	1998
Virtex-E	1999
Виртекс-ЭМ	2000
Виртекс-II	2001
Виртекс-IV	2005
Виртекс-5	2006
Виртекс-6	2009
Virtex-7	2010
Virtex UltraScale	2013^[13]
Virtex UltraScale +	2015^[14]

Artix

Семья	Запуск	Процесс	Логические ячейки			Блокировать RAM		Срезы DSP			MGT				Блоки PCIe		Mem Intf BW		Контакты ввода-вывода	V_CCINT
		нм	Счет (K)	Т_ITO (нс)	Т_CKO (нс)	Итого (Мб)	F_{МАКСИМУМ} (МГц)	Считать	Всего GMAC / с	F_{МАКСИМУМ} (МГц)	Тип	Считать	Гбит / с	Всего Гбит / с	Тип	Считать	Тип	Гбит / с
Artix 7	2010	28 нм	16-215	0.94	0.4	0.9-13	509	45-740	929	628	GTP	0-16	6.6	211	x4 Gen2	1	DDR3	1066	106-500	1.00

Kintex

Семья	Запуск	Процесс	Логические ячейки			Блокировать RAM		UltraRAM		Срезы DSP			MGT				Блоки PCIe		Mem Intf BW		Контакты ввода-вывода	V_CCINT
		нм	Счет (K)	Т_ITO (нс)	Т_CKO (нс)	Итого (Мб)	F_{МАКСИМУМ} (МГц)	Итого (Мб)	F_{МАКСИМУМ} (МГц)	Считать	Всего GMAC / с	F_{МАКСИМУМ} (МГц)	Тип	Считать	Гбит / с	Всего Гбит / с	Тип	Считать	Тип	Гбит / с
Кинтекс-7	2010	28 нм	66-478	0.58	0.26	5-34	601			240-1920	2845	741	GTX	4-32	12.5	800	x8 Gen2	1	DDR3	1866	285-500	1.00
Kintex UltraScale	2013^[13]	20 нм	318-1451			12.7-75.9	660			768-5520	8180	741	GTH, GTY	12-64	16.3	2086	x8 Gen3	1-6	DDR3	2400	312-832	0.95
Kintex UltraScale +	2015^[14]	16 нм	356-1143			12.7-34.6	825	0-36	650	1368-3528	6287	891	GTH, GTY	16-76	32.75	3268	x16 Gen3	0-5	DDR4	2666	280-668	0.85

Рекомендации

^ Актар, Шахул (21 сентября 2014 г.). «Блочная RAM и распределенная RAM в Xilinx FPGA». Все о FPGA. Получено 2018-12-03.
^ «UltraRAM: революционная интеграция встроенной памяти на устройствах UltraScale +» (PDF). Xilinx. 2016-06-14. Получено 2018-12-03.
^ "Zynq-7000 SoC Data Sheet: Обзор" (PDF). Получено 2018-11-28.
^ ^а ^б ^c ^d «Xilinx представляет семейство Zynq-7000, первую в отрасли расширяемую платформу обработки». PRNewsWire. 2011-03-01. Получено 2018-12-03.
^ Максфилд, Клайв. «Xilinx представляет новые программируемые SoC Zynq-7100». EE Times. Получено 2018-11-30.
^ «Таблицы продуктов Zynq UltraScale + MPSoC и руководство по выбору продуктов» (PDF). Получено 2018-11-28.
^ «Xilinx поставляет первый в отрасли 16-нм полностью программируемый MPSoC с опережением графика». PRNewsWire. 2015-09-30. Получено 2018-12-03.
^ «Zynq UltraScale + MPSoC». Xilinx. Получено 2018-12-03.
^ «Архитектура UltraScale и техническое описание продукта: обзор» (PDF). Xilinx. Получено 2018-12-03.
^ Мерритт, Рик (2018-10-03). «Xilinx представляет Versal SoC». EE Times Asia. Получено 2018-12-03.
^ Лейбсон, Стивен (11.10.2018). «Почему Xilinx говорит, что его новый 7-нм Versal ACAP не является ПЛИС?». EE Journal. Получено 2018-12-03.
^ Лаззаро, Джон. "Семейная история части Xilinx". Калифорнийский университет в Беркли. Получено 2018-12-03.
^ ^а ^б «Первая 20-нм ПЛИС UtraScale класса ASIC от Xilinx». EE Times. 2013-07-09. Получено 2018-12-03.
^ ^а ^б «Xilinx представляет 16-нм Ultrascale + FPGA, MPSoC и 3D IC». EE Times. 2015-02-24. Получено 2018-12-03.

[1] Актар, Шахул (21 сентября 2014 г.). «Блочная RAM и распределенная RAM в Xilinx FPGA». Все о FPGA. Получено 2018-12-03.

[2] «UltraRAM: революционная интеграция встроенной памяти на устройствах UltraScale +» (PDF). Xilinx. 2016-06-14. Получено 2018-12-03.

[:0-3] "Zynq-7000 SoC Data Sheet: Обзор" (PDF). Получено 2018-11-28.

[:4-4] а ^б ^c ^d «Xilinx представляет семейство Zynq-7000, первую в отрасли расширяемую платформу обработки». PRNewsWire. 2011-03-01. Получено 2018-12-03.

[5] Максфилд, Клайв. «Xilinx представляет новые программируемые SoC Zynq-7100». EE Times. Получено 2018-11-30.

[6] «Таблицы продуктов Zynq UltraScale + MPSoC и руководство по выбору продуктов» (PDF). Получено 2018-11-28.

[7] «Xilinx поставляет первый в отрасли 16-нм полностью программируемый MPSoC с опережением графика». PRNewsWire. 2015-09-30. Получено 2018-12-03.

[8] «Zynq UltraScale + MPSoC». Xilinx. Получено 2018-12-03.

[9] «Архитектура UltraScale и техническое описание продукта: обзор» (PDF). Xilinx. Получено 2018-12-03.

[10] Мерритт, Рик (2018-10-03). «Xilinx представляет Versal SoC». EE Times Asia. Получено 2018-12-03.

[11] Лейбсон, Стивен (11.10.2018). «Почему Xilinx говорит, что его новый 7-нм Versal ACAP не является ПЛИС?». EE Journal. Получено 2018-12-03.

[:3-12] Лаззаро, Джон. "Семейная история части Xilinx". Калифорнийский университет в Беркли. Получено 2018-12-03.

[:1-13] а ^б «Первая 20-нм ПЛИС UtraScale класса ASIC от Xilinx». EE Times. 2013-07-09. Получено 2018-12-03.

[:2-14] а ^б «Xilinx представляет 16-нм Ultrascale + FPGA, MPSoC и 3D IC». EE Times. 2015-02-24. Получено 2018-12-03.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]