Статический временной анализ - Википедия - Static timing analysis

Статический временной анализ (STA) - это метод моделирования для вычисления ожидаемой синхронизации цифровой схемы без необходимости моделирования всей схемы.

Высокая производительность интегральные схемы традиционно характеризовались тактовая частота на которых они действуют. Для измерения способности схемы работать с заданной скоростью требуется умение измерять в процессе проектирования ее задержку на нескольких этапах. Более того, расчет задержки должны быть включены во внутренний цикл оптимизаторов синхронизации на различных этапах проектирования, например, логический синтез, макет (размещение и маршрутизация ), а также при оптимизации на месте, выполняемой на поздних этапах цикла проектирования. Хотя такие временные измерения теоретически могут быть выполнены с использованием строгих схемотехническое моделирование, такой подход может оказаться слишком медленным, чтобы быть практичным. Статический временной анализ играет жизненно важную роль в обеспечении быстрого и достаточно точного измерения временных характеристик схемы. Ускорение происходит за счет использования упрощенных моделей синхронизации и в основном игнорирования логических взаимодействий в схемах. Это стало основой дизайна за последние несколько десятилетий.

Одно из самых ранних описаний статического временного подхода было основано на Методика оценки и анализа программ (PERT), в 1966 году.^[1] Более современные версии и алгоритмы появились в начале 1980-х годов.^[2]^[3]^[4]

Цель

В синхронная цифровая система, данные должны поступать шаг, продвигаясь на один этап на каждом тике тактовый сигнал. Это обеспечивается синхронизацией таких элементов, как шлепки или же защелки, которые копируют свой ввод в свой вывод по указанию часов. В такой системе возможны только два вида ошибок синхронизации:

А Нарушение максимального времени, когда сигнал поступает слишком поздно и пропускает время, когда он должен продвигаться. Это более широко известно как нарушения / проверки настройки, которые на самом деле являются подмножеством нарушений максимального времени, включающих сдвиг цикла на синхронных путях.
А Нарушение минимального времени, когда входной сигнал изменяется слишком быстро после активного перехода часов. Они более известны как нарушения / проверки удержания, которые на самом деле являются подмножеством нарушений минимального времени в синхронном пути.

Время поступления сигнала может меняться по многим причинам. Входные данные могут отличаться, схема может выполнять разные операции, температура и напряжение могут изменяться, и существуют производственные различия в точной конструкции каждой детали. Основная цель статического временного анализа - убедиться, что, несмотря на эти возможные вариации, все сигналы не поступят ни слишком рано, ни слишком поздно, и, следовательно, может быть обеспечена правильная работа схемы.

Поскольку STA может проверять каждый путь, он может обнаруживать другие проблемы, например глюки, медленные пути и часы перекос.

Определения

В критический путь определяется как путь между входом и выходом с максимальной задержкой. После того, как время схемы вычислено одним из методов, перечисленных ниже, критический путь можно легко найти, используя метод трассировки.
В время прибытия сигнала - это время, прошедшее до прихода сигнала в определенную точку. Ссылка или время 0,0 часто принимают за время прибытия тактового сигнала. Чтобы рассчитать время прибытия, расчет задержки всех компонентов на пути не потребуется. Время прихода, а в действительности почти все время при временном анализе, обычно хранится как пара значений - самое раннее возможное время, в которое сигнал может измениться, и самое позднее.
Еще одна полезная концепция: необходимое время. Это самое позднее время, когда может прийти сигнал, не увеличивая тактовый цикл больше, чем хотелось бы. Вычисление требуемого времени происходит следующим образом: на каждом первичном выходе требуемое время нарастания / спада устанавливается в соответствии со спецификациями, предоставленными для схемы. Затем выполняется обратный топологический обход, обрабатывая каждый вентиль, когда известно требуемое время на всех его разветвлениях.
В слабина с каждым соединением связана разница между требуемым временем и временем прибытия. А положительная слабина s в некотором узле означает, что время прибытия в этот узел может быть увеличено на s, не влияя на общую задержку цепи. Наоборот, отрицательная слабина подразумевает, что путь слишком медленный, и путь должен быть ускорен (или опорный сигнал задержан), если вся схема должна работать с желаемой скоростью.

Углы и STA

Довольно часто дизайнеры хотят, чтобы их дизайн соответствовал множеству условий. Поведение электронной схемы часто зависит от различных факторов окружающей среды, таких как температура или местные колебания напряжения. В таком случае либо STA должна выполняться для более чем одного такого набора условий, либо STA должна быть подготовлена к работе с диапазоном возможных задержек для каждого компонента, а не для одного значения.

С помощью надлежащих методов можно охарактеризовать паттерны изменений состояния и записать их крайности. Каждое экстремальное состояние можно назвать угол. Экстремальные значения характеристик элемента можно рассматривать как «углы процесса, напряжения и температуры (PVT)», а крайние значения чистых характеристик можно рассматривать как «углы извлечения». Тогда каждая комбинация углов извлечения PVT называется «временным углом», поскольку представляет собой точку, в которой синхронизация будет экстремальной. Если конструкция работает в каждом экстремальном состоянии, то при допущении монотонный поведение, дизайн также квалифицирован для всех промежуточных точек.

Использование углов в статическом временном анализе имеет несколько ограничений. Это может быть излишне оптимистичным, поскольку предполагает идеальное отслеживание: если один вентиль быстрый, все вентили считаются быстрыми, или если напряжение для одного затвора низкое, оно также низкое для всех остальных. Углы также могут быть излишне пессимистичными, поскольку наихудшие углы встречаются редко. В ИС, например, может быть нередко один металлический слой на тонком или толстом конце допустимого диапазона, но очень редко для всех 10 слоев будет один и тот же предел, поскольку они производятся независимо. . Статистическая STA, которая заменяет задержки распределениями, а отслеживание корреляцией, предлагает более сложный подход к той же проблеме.

Наиболее известные методы для STA

В статическом временном анализе слово статический ссылается на тот факт, что этот временной анализ выполняется независимо от входа, и имеет целью найти задержку в наихудшем случае схемы по всем возможным комбинациям входов. Вычислительная эффективность (линейная по количеству ребер в графе) такого подхода привела к его широкому использованию, хотя и имеет некоторые ограничения. Метод, который обычно называют ПЕРТ широко используется в STA. Однако PERT - неправильное название, и так называемый метод PERT, обсуждаемый в большей части литературы по временному анализу, относится к метод критического пути (CPM), который широко используется в управлении проектами. В то время как методы на основе CPM являются доминирующими в использовании сегодня, другие методы для обхода графов цепей, такие как поиск в глубину, использовались различными анализаторами времени.

Временной анализ интерфейса

Многие из общих проблем при проектировании микросхем связаны с синхронизацией интерфейса между различными компонентами конструкции. Они могут возникать из-за многих факторов, включая неполные имитационные модели, отсутствие тестовых примеров для правильной проверки синхронизации интерфейса, требований к синхронизации, неправильных спецификаций интерфейса и недостаточного понимания разработчиками компонента, поставляемого как «черный ящик». Существуют специализированные инструменты САПР, специально разработанные для анализа времени интерфейса, так же как существуют специальные инструменты САПР для проверки соответствия реализации интерфейса функциональной спецификации (с использованием таких методов, как проверка модели ).

Статистический статический временной анализ (SSTA)

Статистический статический временной анализ (SSTA) - это процедура, которая становится все более необходимой для обработки сложных процессов и изменений окружающей среды в интегральных схемах.

Смотрите также

Примечания

^ Киркпатрик, Т.И. и Кларк, Н.Р. (1966). «PERT как помощь в логическом проектировании». Журнал исследований и разработок IBM. IBM Corp. 10 (2): 135–141. Дои:10.1147 / rd.102.0135.
^ Маквильямс, Т. (1980). «Проверка временных ограничений в больших цифровых системах» (PDF). Автоматизация проектирования, 1980. 17-я конференция по. IEEE. С. 139–147.
^ Г. Мартин; Дж. Берри; Т. Литтл; Д. Маккей; Дж. МакВин; Д. Томсетт; Л. Вестон (1981). «Интегрированная система помощи при проектировании LSI». Журнал микроэлектроники. 12 (4). Дои:10.1016 / S0026-2692 (81) 80259-5.
^ Хичкок, Р., Смит, Г.Л., Ченг, Д.Д. (1982). «Временной анализ компьютерной техники». Журнал исследований и разработок IBM. IBM. 26 (1): 100–105. CiteSeerX 10.1.1.83.2093. Дои:10.1147 / rd.261.0100.CS1 maint: несколько имен: список авторов (связь)