Тайминги памяти - Википедия - Memory timings

Тайминги памяти или же Тайминги RAM описывают временную информацию модуля памяти. Из-за присущих качеству СБИС и микроэлектроника, микросхемам памяти требуется время для полного выполнения команд. Слишком быстрое выполнение команд приведет к повреждению данных и нестабильности системы. При соответствующем промежутке времени между командами модулям / микросхемам памяти может быть предоставлена ​​возможность полностью переключать транзисторы, заряжать конденсаторы и правильно передавать информацию в контроллер памяти. Поскольку производительность системы зависит от того, насколько быстро может использоваться память, это время напрямую влияет на производительность системы.

Время современного синхронная динамическая память с произвольным доступом (SDRAM) обычно указывается с помощью четырех параметров: CL, ТУЗО, ТRP, и ТРАН в единицах такты; они обычно записываются как четыре числа, разделенные тире, например 7-8-8-24. Четвертый (тРАН) часто опускается, или пятая часть Командная скорость, иногда добавляется (обычно 2T или 1T, также пишется 2N, 1N). Эти параметры (как часть большего целого) определяют время задержки определенных команд, выдаваемых оперативная память. Меньшие числа означают более короткое ожидание между командами (как определено в такты ).

То, что определяет абсолютную задержку (и, следовательно, производительность системы), определяется как временем, так и тактовой частотой памяти. При переводе таймингов памяти в фактическую задержку важно отметить, что тайминги выражаются в тактовых единицах. циклы, который для двойная скорость передачи данных объем памяти вдвое меньше общепринятой скорости передачи данных. Не зная тактовой частоты, невозможно сказать, «быстрее» ли один набор таймингов, чем другой.

Например, память DDR3-2000 имеет тактовую частоту 1000 МГц, что соответствует тактовому циклу 1 нс. При тактовой частоте 1 нс задержка CAS, равная 7, дает абсолютную задержку CAS в 7 нс. Более быстрая память DDR3-2666 (с тактовой частотой 1333 МГц или 0,75 нс на цикл) может иметь большую задержку CAS, равную 9, но при тактовой частоте 1333 МГц количество времени ожидания 9 тактовых циклов составляет всего 6,75 нс. По этой причине DDR3-2666 CL9 имеет более высокую абсолютную задержку CAS, чем память DDR3-2000 CL7.

Следует отметить, что как для DDR3, так и для DDR4 четыре описанных ранее тайминга не являются единственными релевантными таймингами и дают очень краткий обзор производительности памяти. Полные тайминги памяти модуля памяти хранятся внутри микросхемы SPD модуля. На DDR3 и DDR4 DIMM модулей, этот чип ВЫПУСКНОЙ ВЕЧЕР или же EEPROM чип флэш-памяти и содержит JEDEC -стандартный формат данных таблицы синхронизации. Увидеть СПД статья с таблицей расположения различных версий DDR и примерами другой информации о времени памяти, которая присутствует на этих чипах.

Современное DIMM включать Обнаружение последовательного присутствия (SPD) Микросхема ПЗУ, которая содержит рекомендованные тайминги памяти для автоматической настройки, а также профили XMP для более быстрой информации о времени (и более высоких напряжений), что позволяет быстро и легко[согласно кому? ] повышение производительности за счет разгона. BIOS на ПК может позволить пользователю вручную вносить изменения в синхронизацию, чтобы повысить производительность (с возможным риском снижения стабильности) или, в некоторых случаях, для повышения стабильности (используя предлагаемые тайминги).[требуется разъяснение ]

Примечание: Пропускная способность памяти измеряет пропускная способность памяти, и обычно ограничивается скоростью передачи, а не задержкой. К чередование доступ к нескольким внутренним банкам SDRAM позволяет передавать данные непрерывно с максимальной скоростью. Возможно, увеличение пропускной способности связано с задержкой. В частности, каждое последующее поколение Память DDR имеет более высокую скорость передачи, но абсолютная задержка существенно не меняется, и особенно при первом появлении на рынке новое поколение обычно имеет большую задержку, чем предыдущее.

Увеличение пропускной способности памяти, даже при увеличении задержки памяти, может улучшить производительность компьютерной системы с несколькими процессорами и / или несколькими потоками выполнения. Более высокая пропускная способность также повысит производительность интегрированных графических процессоров, у которых нет выделенных видеопамять но используйте обычную оперативную память как VRAM. Современное x86 процессоры сильно оптимизированы с помощью таких методов, как конвейеры команд, out-of-order_execution, предварительная выборка памяти, прогноз зависимости от памяти и предсказание ветвления к превентивно загружать память из ОЗУ (и других кешей), чтобы еще больше ускорить выполнение. При такой сложности, связанной с оптимизацией производительности, трудно с уверенностью утверждать, какое влияние тайминги памяти могут иметь на производительность. Обратите внимание, что разные рабочие нагрузки имеют разные шаблоны доступа к памяти и по-разному влияют на производительность этих таймингов памяти.

ИмяСимволОпределение
Задержка CASCLКоличество циклов между отправкой адреса столбца в память и началом данных в ответ. Это количество циклов, необходимое для чтения первого бита памяти из DRAM с уже открытой нужной строкой. В отличие от других чисел, это не максимум, а точное число, которое необходимо согласовать между контроллером памяти и памятью.
Задержка адреса строки в адрес столбцаТУЗОМинимальное количество тактов, необходимое для открытия строки памяти и доступа к ее столбцам. Время чтения первого бита памяти из DRAM без активной строки равно TУЗО + CL.
Время предварительной зарядки рядаТRPМинимальное количество тактов, требуемое между выдачей команды предварительной зарядки и открытием следующей строки. Время, чтобы прочитать первый бит памяти из DRAM с неправильной открытой строкой, равно TRP + ТУЗО + CL.
Время активности строкиТРАНМинимальное количество тактов, необходимое между командой активной строки и выдачей команды предварительной зарядки. Это время, необходимое для внутреннего обновления строки, и перекрывается с TУЗО. В модулях SDRAM это просто TУЗО + CL. В противном случае примерно равно TУЗО + 2 × CL.
Примечания:
  • RAS: Строб адреса строки, термин, перенесенный из асинхронной DRAM.
  • CAS: строб адреса столбца, сохранение терминологии из асинхронной DRAM.
  • ТWR : Время восстановления записи, время, которое должно пройти между последней командой записи в строку и ее предварительной зарядкой. Обычно TРАН = TУЗО + ТWR.
  • ТRC : Время цикла строки. ТRC = TРАН + ТRP.

Обработка в BIOS

В системах Intel тайминги памяти и управление ими осуществляются Справочный код памяти (MRC), часть BIOS.[1][нужен лучший источник ]

Смотрите также

Рекомендации

  1. ^ Автор: Alex Watson, возможно, репост оригинального контента на custompc.com [неразборчиво] (27.11.2007). «Жизнь и времена современной материнской платы». п. 8. Архивировано из оригинал 22 июля 2012 г.. Получено 23 декабря 2016.