Дизайн для тестирования - Design for testing

Дизайн для тестирования или же дизайн для проверки (DFT) состоит из Дизайн ИС методы, которые добавляют возможности тестирования в дизайн аппаратного продукта. Добавленные функции упрощают разработку и применение производственных испытаний к спроектированному оборудованию. Целью производственных испытаний является проверка того, что оборудование продукта не содержит производственных дефектов, которые могут отрицательно повлиять на правильное функционирование продукта.

Тесты применяются на нескольких этапах в производство оборудования flow, а для некоторых продуктов может также использоваться для обслуживания оборудования в среде заказчика. Тесты обычно проводятся тестовые программы которые выполняются с использованием автоматическое испытательное оборудование (ATE) или, в случае обслуживания системы, внутри самой собранной системы. Помимо обнаружения и индикации наличия дефектов (т. Е. Неудачного теста), тесты могут иметь возможность регистрировать диагностическую информацию о характере обнаруженного сбоя теста. Диагностическая информация может использоваться для определения источника сбоя.

Другими словами, отклик векторов (шаблонов) от исправной схемы сравнивается с откликом векторов (использующих те же шаблоны) от DUT (тестируемого устройства). Если ответ такой же или совпадает, схема исправна. В противном случае схема изготовлена не так, как предполагалось.

DFT играет важную роль в разработке тестовых программ и в качестве интерфейса для тестового приложения и диагностики. Автоматическая генерация тестовой таблицы, или ATPG, намного проще, если были реализованы соответствующие правила и предложения DFT.

История

Методы DFT использовались, по крайней мере, с первых дней создания электрического / электронного оборудования для обработки данных. Ранними примерами 1940-х / 50-х годов являются переключатели и инструменты, которые позволяли инженеру «сканировать» (т.е. выборочно проверять) напряжение / ток в некоторых внутренних узлах в аналоговый компьютер [аналоговое сканирование]. DFT часто ассоциируется с модификациями конструкции, которые обеспечивают улучшенный доступ к элементам внутренней схемы, так что локальное внутреннее состояние может контролироваться (управляемость ) и / или наблюдаемые (наблюдаемость ) легче. Модификации конструкции могут быть строго физическими по своей природе (например, добавление точки физического зонда к сети) и / или добавлением активных элементов схемы для облегчения управляемости / наблюдаемости (например, вставка мультиплексор в сеть). Хотя улучшения управляемости и наблюдаемости для элементов внутренней схемы определенно важны для тестирования, они не являются единственным типом ДПФ. Другие рекомендации, например, касаются электромеханический характеристики интерфейса между тестируемым продуктом и испытательным оборудованием. Примерами являются рекомендации по размеру, форме и расстоянию между точками измерения или предложение добавить высокоимпедансное состояние водителям, прикрепленным к зондирующим сетям, чтобы снизить риск повреждения при движении задним ходом.

За прошедшие годы промышленность разработала и использовала большое количество более или менее подробных и более или менее формальных руководств для желаемых и / или обязательных модификаций схемы DFT. Общее понимание DFT в контексте Автоматизация электронного проектирования (EDA) для современной микроэлектроники в значительной степени определяется возможностями коммерческих программных инструментов DFT, а также знаниями и опытом профессионального сообщества инженеров DFT, исследующих, разрабатывающих и использующих такие инструменты. Большая часть связанных с этим знаний DFT сосредоточена на цифровых схемах, в то время как DFT для схем аналоговых / смешанных сигналов отходит на второй план.

Цели DFT для изделий микроэлектроники

DFT влияет и зависит от методов, используемых для разработки тестов, тестовых приложений и диагностики.

Большинство поддерживаемых инструментами ДПФ, практикуемых сегодня в отрасли, по крайней мере, для цифровых схем, основано на Структурный тест парадигма. Структурные испытания не предпринимают прямых попыток определить правильность общей функциональности схемы. Вместо этого он пытается убедиться, что схема была правильно собрана из некоторых низкоуровневых строительных блоков, как указано в структурном документе. список соединений. Например, все указаны логические ворота присутствует, работает правильно и правильно подключен? Условие состоит в том, что если список соединений правильный, а структурные испытания подтвердили правильность сборки элементов схемы, то схема должна работать правильно.

Обратите внимание, что это сильно отличается от функциональное тестирование, который пытается подтвердить, что тестируемая схема работает в соответствии с ее функциональной спецификацией. Это тесно связано с функциональная проверка проблема определения, соответствует ли схема, указанная в списке соединений, функциональным спецификациям, при условии, что она построена правильно.

Одним из преимуществ структурной парадигмы является то, что генерация тестов может сосредоточиться на тестировании ограниченного числа относительно простых элементов схемы, вместо того, чтобы иметь дело с экспоненциально увеличивающейся множественностью функциональных возможностей. состояния и переходы между состояниями. Хотя задача тестирования одного логического элемента за один раз кажется простой, есть препятствие, которое необходимо преодолеть. Для сегодняшних очень сложных конструкций большинство вентилей глубоко встроено, тогда как испытательное оборудование подключается только к первичному Входы / выходы (I / Os) и / или некоторые физические контрольные точки. Таким образом, встроенными воротами нужно управлять через промежуточные уровни логики. Если промежуточная логика содержит элементы состояния, тогда проблема экспоненциального роста пространство состояний и последовательность переходов между состояниями создает неразрешимая проблема для генерации тестов. Чтобы упростить генерацию тестов, DFT решает проблему доступности, устраняя необходимость в сложных последовательностях перехода между состояниями при попытке контролировать и / или наблюдать, что происходит в каком-либо внутреннем элементе схемы. В зависимости от выбора DFT, сделанного во время проектирования / реализации схемы, генерация Структурные испытания для сложных логических схем могут быть более или менее автоматизированный или самоавтоматизированный^[1][1]. Таким образом, одна из ключевых задач методологий DFT состоит в том, чтобы позволить разработчикам найти компромисс между количеством и типом DFT и соотношением затрат и выгод (время, усилия, качество) задачи генерации тестов.

Еще одно преимущество - диагностика цепи на случай возникновения каких-либо проблем в будущем. Это похоже на добавление некоторых функций или положений в дизайн, чтобы устройство можно было протестировать в случае любой неисправности во время его использования.

С нетерпением

Одна из задач отрасли - не отставать от быстрый прогресс в технологии чипов (Количество / размер / размещение / интервал ввода / вывода, скорость ввода / вывода, количество внутренних цепей / скорость / мощность, терморегулирование и т. Д.) Без необходимости постоянного обновления испытательного оборудования. Следовательно, современные методы DFT должны предлагать варианты, которые позволяют тестировать микросхемы и сборки следующего поколения на существующем испытательном оборудовании и / или снижать требования / стоимость нового испытательного оборудования. В результате постоянно обновляются методы DFT, такие как включение сжатия, чтобы гарантировать, что время приложения тестера остается в определенных пределах, продиктованных целевой стоимостью тестируемых продуктов.

Диагностика

Специально для передовых полупроводниковых технологий ожидается, что некоторые микросхемы на каждом изготовленном вафля содержат дефекты, которые делают их нефункциональными. Основная цель тестирования - найти и отделить эти нефункциональные микросхемы от полнофункциональных, что означает, что один или несколько ответов, полученных тестером от тестируемой нефункциональной микросхемы, отличаются от ожидаемого ответа. Следовательно, процент микросхем, не прошедших тестирование, должен быть тесно связан с ожидаемой функциональной мощностью для этого типа микросхемы. В действительности, однако, нередки случаи, когда все микросхемы нового типа, впервые попадающие на испытательную площадку, выходят из строя (так называемая ситуация с нулевым выходом). В этом случае микросхемы должны пройти процесс отладки, который пытается определить причину ситуации с нулевым выходом. В других случаях выпадение теста (процент неудачных тестов) может быть выше ожидаемого / приемлемого или внезапно колебаться. Опять же, чипы должны быть подвергнуты анализу, чтобы определить причину чрезмерного выпадения при испытаниях.

В обоих случаях жизненно важная информация о природе основной проблемы может быть скрыта из-за того, как чипы выходят из строя во время тестирования. Чтобы облегчить лучший анализ, в журнал сбоев собирается дополнительная информация о сбоях, помимо простого «прошел / не прошел». Журнал сбоев обычно содержит информацию о том, когда (например, цикл тестера), где (например, в каком канале тестера) и как (например, логическое значение) тест не прошел. Диагностика пытается определить из журнала отказов, в каком логическом / физическом месте внутри микросхемы, скорее всего, возникла проблема. Систематические сбои можно выявить, запустив большое количество сбоев в процессе диагностики, называемом объемной диагностикой.

В некоторых случаях (например, Печатные платы, Многочиповые модули (MCM), встроенные или автономные воспоминания ), возможно, удастся отремонтировать неисправную цепь при испытании. Для этого диагностика должна быстро найти неисправный блок и создать наряд на ремонт / замену неисправного блока.

Подходы DFT могут быть более или менее удобными для диагностики. Связанные цели DFT состоят в том, чтобы облегчить / упростить сбор данных об отказах и диагностику до такой степени, чтобы сделать возможным выбор образцов для интеллектуального анализа отказов (FA), а также повысить стоимость, точность, скорость и пропускную способность диагностики и FA.

Дизайн сканирования

Самый распространенный метод доставки тестовых данных со входов микросхемы во внутренние испытываемые цепи (CUT, для краткости) и наблюдение за их результатами называется сканированием-дизайном. В скан-дизайне регистры (шлепки или защелки) в конструкции соединяются в один или несколько сканировать цепочки, которые используются для получения доступа к внутренним узлам чипа. Тестовые шаблоны передаются через цепочку (и) сканирования, функциональные тактовые сигналы посылаются импульсы для проверки схемы во время «цикла (ов) захвата», а затем результаты передаются на выходные выводы микросхемы и сравниваются с ожидаемыми результатами «хорошей машины».

Непосредственное применение методов сканирования может привести к созданию больших векторных наборов с соответствующими длительными требованиями к тестеру и памяти. Тестовое сжатие методы решают эту проблему, распаковывая входные данные сканирования на кристалле и сжимая тестовые выходные данные. Возможны большие выигрыши, поскольку для любого конкретного тестового вектора обычно требуется только установить и / или проверить небольшую часть битов цепи сканирования.

Результат сканирования дизайна может быть предоставлен в таких формах, как Последовательный векторный формат (SVF), выполняемые испытательным оборудованием.

Отладка с использованием функций DFT

Помимо того, что они полезны для производственного тестирования «годен / нет», цепочки сканирования также могут использоваться для «отладки» конструкции микросхем. В этом контексте микросхема работает в обычном «функциональном режиме» (например, микросхема компьютера или мобильного телефона может выполнять инструкции на языке ассемблера). В любой момент часы микросхемы можно остановить, а микросхему перенастроить в «тестовый режим». На этом этапе можно выгрузить полное внутреннее состояние или установить любые желаемые значения с помощью цепочек сканирования. Другое использование сканирования для облегчения отладки состоит в сканировании в исходном состоянии всех элементов памяти с последующим возвратом в функциональный режим для выполнения отладки системы. Преимущество заключается в том, чтобы привести систему в известное состояние без прохождения многих тактовых циклов. Такое использование цепочек сканирования вместе со схемами управления тактовыми сигналами является связанной субдисциплиной логического проектирования, называемой «Дизайн для отладки» или «Дизайн для отладки».^[2]

Смотрите также

внешняя ссылка

[1] Бен-Гал И., Херер Ю. и Раз Т. (2003). «Самокорректирующаяся процедура проверки при ошибках проверки» (PDF). IIE Сделки по качеству и надежности, 34 (6), стр. 529-540. Цитировать журнал требует | журнал = (помощь)

[2] «Дизайн для отладки: негласный императив в разработке микросхем»^{[постоянная мертвая ссылка ]}статья Рона Уилсона, EDN, 21.06.2007

[1]

[2]