LPDDR - LPDDR

Мобильная DDR: Samsung K4X2G323PD-8GD8

LPDDR, сокращение от Двойная скорость передачи данных с низким энергопотреблением, также известный как DDR SDRAM с низким энергопотреблением или же LPDDR SDRAM, это тип двойная скорость передачи данных синхронная динамическая память с произвольным доступом который потребляет меньше энергии и предназначен для мобильные компьютеры. Он также известен как Mobile DDR и сокращенно mDDR.

Ширина автобуса

В отличие от стандартной SDRAM, используемой в стационарных устройствах и портативных компьютерах и обычно подключаемой через шину памяти шириной 64 бита, LPDDR также допускает каналы шириной 16 или 32 бита.^[1]

Версии "E" обозначают расширенные версии спецификаций. Они формализовали разгон массива памяти до 266,7 МГц для повышения производительности на 33%. Модули памяти, реализующие эти более высокие частоты, используются в Apple MacBook и игровые ноутбуки.

Как и в случае стандартной SDRAM, большинство поколений удваивают размер внутренней выборки и скорость внешней передачи. (DDR-4 и LPDDR-5 являются исключением.)

Поколения

LP-DDR (1)

Оригинальный маломощный DDR (иногда называемый задним числом LPDDR1) представляет собой слегка измененную форму DDR SDRAM, с несколькими изменениями для снижения общего энергопотребления.

Наиболее важно то, что напряжение питания снижено с 2,5 до 1,8 В. Дополнительная экономия достигается за счет обновления с температурной компенсацией (DRAM требует обновления реже при низких температурах), частичного самообновления массива и режима «глубокого отключения питания», который жертвует всей памятью содержание. Кроме того, чипы меньше по размеру и занимают меньше места на плате, чем их немобильные аналоги. Samsung и Микрон являются двумя основными поставщиками этой технологии, которая используется в планшетах и ​​телефонах, таких как iPhone 3GS, оригинальный iPad, Вкладка Samsung Galaxy 7.0 и Motorola Droid X.^[2]

LP-DDR2

Чип Samsung K4P4G154EC-FGC1 4 Гбит LPDDR2

Новый JEDEC стандарт JESD209-2E определяет более радикально переработанный интерфейс DDR с низким энергопотреблением. Он не совместим ни с DDR1, ни с DDR2 SDRAM, но может вместить либо:

• LPDDR2-S2: 2п память с предварительной выборкой (например, DDR1),
• LPDDR2-S4: 4п память с предварительной выборкой (например, DDR2) или
• LPDDR2-N: энергонезависимая (NAND flash ) объем памяти.

Состояния с низким энергопотреблением аналогичны базовым LPDDR с некоторыми дополнительными параметрами частичного обновления массива.

Параметры синхронизации указаны для LPDDR-200 - LPDDR-1066 (тактовые частоты от 100 до 533 МГц).

LPDDR2, работающий при напряжении 1,2 В, мультиплексирует линии управления и адреса в 10-битный двойная скорость передачи данных Автобус CA. Команды похожи на те из нормальной SDRAM, за исключением переназначения кодов операций предварительной зарядки и завершения пакета:

Бит адреса столбца C0 никогда не передается и предполагается равным нулю. Таким образом, пакетные передачи всегда начинаются с четных адресов.

LPDDR2 также имеет выбор микросхемы с активным низким уровнем (при высоком уровне все является NOP) и сигнал включения синхронизации CKE, которые работают как SDRAM. Также как и SDRAM, команда, отправляемая в цикле, в котором CKE сначала отбрасывается, выбирает состояние отключения питания:

• Если чип активен, он застывает на месте.
• Если команда - NOP (CS low или CA0–2 = HHH) чип не работает.
• Если команда является командой обновления (CA0–2 = LLH), микросхема переходит в состояние самообновления.
• Если команда является пакетным завершением (CA0–2 = HHL), микросхема переходит в состояние глубокого отключения питания. (При выходе требуется полная последовательность сброса.)

Регистры режима были значительно расширены по сравнению с обычной SDRAM, с 8-битным адресным пространством и возможностью считывать их обратно. Хотя меньше, чем обнаружение серийного присутствия EEPROM, достаточно информации, чтобы исключить необходимость в ней.

Устройства S2 меньше 4Гбит, и устройства S4 менее 1 Гбит имеют только четыре банка. Они игнорируют сигнал BA2 и не поддерживают обновление для каждого банка.

Устройства энергонезависимой памяти не используют команды обновления и переназначают команду предварительной зарядки для передачи битов адреса A20 и выше. Младшие биты (A19 и ниже) передаются следующей командой Activate. Это переносит выбранную строку из массива памяти в один из 4 или 8 (выбираемых битами BA) буферов данных строки, где они могут быть прочитаны командой чтения. В отличие от DRAM, биты адреса банка не являются частью адреса памяти; любой адрес может быть перенесен в любой буфер данных строки. Буфер данных строки может иметь длину от 32 до 4096 байт, в зависимости от типа памяти. Строки размером более 32 байтов игнорируют некоторые младшие биты адреса в команде Activate. Строки меньше 4096 байтов игнорируют некоторые старшие биты адреса в команде чтения.

Энергонезависимая память не поддерживает команду записи в буферы строковых данных. Скорее, серия регистров управления в специальной области адреса поддерживает команды чтения и записи, которые могут использоваться для стирания и программирования массива памяти.

LP-DDR3

В мае 2012 г. JEDEC опубликовал стандарт устройств памяти с низким энергопотреблением JESD209-3.^[4][5][6] По сравнению с LPDDR2, LPDDR3 предлагает более высокую скорость передачи данных, большую пропускную способность и энергоэффективность, а также более высокую плотность памяти. LPDDR3 обеспечивает скорость передачи данных 1600 МТ / с и использует ключевые новые технологии: выравнивание записи и обучение командам / адресам,^[7] дополнительная оконечная нагрузка на кристалле (ODT) и низкая емкость ввода / вывода. LPDDR3 поддерживает как пакетные (PoP), так и дискретные типы упаковки.

Кодирование команд идентично LPDDR2, с использованием 10-битной шины CA с двойной скоростью передачи данных.^[5] Однако в стандарте указано только 8п-prefetch DRAM и не включает команды флэш-памяти.

Продукты, использующие LPDDR3, включают MacBook Air 2013 года, айфон 5с, Айфон 6, Nexus 10, Самсунг гэлакси с4 (GT-I9500) и Microsoft Surface Pro 3.^[8] LPDDR3 стал массовым в 2013 году, работая на 800 МГц DDR (1600 MT / с), предлагая пропускную способность, сопоставимую с PC3-12800. память ноутбука в 2011 году (пропускная способность 12,8 ГБ / с).^[9] Для достижения этой полосы пропускания контроллер должен иметь двухканальную память. Например, это касается Exynos 5 Dual.^[10] и 5 Octa.^[11]

«Улучшенная» версия спецификации под названием LPDDR3e увеличивает скорость передачи данных до 2133 МТ / с. Samsung Electronics представил первые 4гигабит Модули LPDDR3 класса 20 нм, способные передавать данные со скоростью до 2133 МТ / с, что более чем вдвое превышает производительность более старой LPDDR2, которая способна передавать данные только 800 МТ / с.^[12] Разные SoC от различных производителей также изначально поддерживают ОЗУ LPDDR3 800 МГц. К таким относятся Львиный зев 600 и 800 от Qualcomm^[13] а также некоторые SoC от Exynos и Allwinner серии.

LP-DDR4

14 марта 2012 года JEDEC провела конференцию, чтобы изучить, как будущие требования к мобильным устройствам будут способствовать появлению таких стандартов, как LPDDR4.^[14] 30 декабря 2013 года Samsung объявила, что разработала первую LPDDR4 8 гибибит (1 ГиБ) класса 20 нм, способную передавать данные со скоростью 3200 МТ / с, что обеспечивает на 50% более высокую производительность, чем самый быстрый LPDDR3, и потребляет примерно на 40% меньше энергия при 1,1 вольт.^[15][16]

25 августа 2014 г. JEDEC опубликовал стандарт устройств памяти с низким энергопотреблением JESD209-4 LPDDR4.^[17][18]

К значительным изменениям относятся:

• Удвоение скорости интерфейса и многочисленные последующие электрические изменения, в том числе изменение стандарта ввода / вывода на низковольтную логику с оконечной нагрузкой (LVSTL)
• Удвоение внутреннего размера предварительной выборки и минимального размера передачи
• Переход с 10-битной шины команд / адреса DDR на 6-битную шину SDR
• Переход с одной 32-битной шины на две независимые 16-битные шины
• Самообновление включается специальными командами, а не управляется линией CKE

Стандарт определяет пакеты SDRAM, содержащие два независимых 16-битных канала доступа, каждый из которых подключен к двум умирает за упаковку. Каждый канал имеет ширину 16 бит данных, имеет свои собственные контакты управления / адреса и обеспечивает доступ к 8 банкам DRAM. Таким образом, пакет можно подключить тремя способами:

• Линии данных и управления подключены параллельно к 16-битной шине данных, и только чип выбирает подключение независимо по каждому каналу.
• К двум половинам шины данных шириной 32 бита и параллельным линиям управления, включая выбор микросхемы.
• К двум независимым шинам данных шириной 16 бит

Каждый кубик дает 4, 6, 8, 12 или 16гибибит памяти, по половине на каждый канал. Таким образом, размер каждого банка составляет одну шестнадцатую от размера устройства. Это организовано в соответствующее число (16Ki до 64 Ki) из 16384-битных (2048-байтовых) строк. Планируется расширение до 24 и 32 гибибитов, но пока не решено, будет ли это сделано за счет увеличения количества строк, их ширины или количества банков.

Также определяются пакеты большего размера, обеспечивающие двойную ширину (четыре канала) и до четырех штампов на пару каналов (всего 8 штампов на пакет).

Доступ к данным осуществляется пакетами по 16 или 32 передачи (256 или 512 бит, 32 или 64 байта, 8 или 16 циклов DDR). Пакеты должны начинаться на 64-битных границах.

Поскольку тактовая частота выше, а минимальная длина пакета длиннее, чем в более ранних стандартах, управляющие сигналы могут быть более сильно мультиплексированы, и шина команд / адресов не станет узким местом. LPDDR4 мультиплексирует линии управления и адреса на 6-битную шину CA с одной скоростью передачи данных. Команды требуют 2 тактовых циклов, а операции кодирования адреса (например, активация строки, чтение или запись столбца) требуют двух команд. Например, для запроса чтения из неактивного чипа требуется четыре команды, занимающие 8 тактов: Activate-1, Activate-2, Read, CAS-2.

Линия выбора чипа (CS) активна -высоко. Первый цикл команды определяется высоким значением выбора микросхемы; он низкий во время второго цикла.

Команда CAS-2 используется как вторая половина всех команд, которые выполняют передачу по шине данных и предоставляют биты адреса столбца младшего порядка:

• Команды чтения должны начинаться с адреса столбца, кратного 4; нет возможности передавать в память ненулевой адресный бит C0 или C1.
• Команды записи должны начинаться с адреса столбца, кратного 16; C2 и C3 должны быть равны нулю для команды записи.
• За чтением регистра режима и некоторыми многоцелевыми командами также должна следовать команда CAS-2, однако все биты столбца должны быть нулевыми (младшими).

Длина пакета может быть сконфигурирована равной 16, 32 или динамически выбираемой битом BL операций чтения и записи.

Один сигнал DMI (маска данных / инверсия) связан с каждыми 8 линиями данных и может использоваться для минимизации количества битов, устанавливаемых на высоком уровне во время передачи данных. Когда высокий, остальные 8 бит дополняются как передатчиком, так и приемником. Если байт содержит пять или более 1 битов, сигнал DMI может быть установлен на высоком уровне вместе с тремя или меньшим количеством строк данных. Поскольку сигнальные линии заканчиваются низким уровнем, это снижает энергопотребление.

(Альтернативное использование, где DMI используется для ограничения количества строк данных, которые переключать на каждой передаче не более 4, сводит к минимуму перекрестные помехи. Это может использоваться контроллером памяти во время записи, но не поддерживается устройствами памяти.)

Инверсия шины данных может быть отдельно включена для чтения и записи. Для маскированной записи (которая имеет отдельный код команды) работа сигнала DMI зависит от того, включена ли инверсия записи.

• Если DBI при записи отключен, высокий уровень DMI указывает, что соответствующий байт данных должен игнорироваться и не записываться.
• Если DBI при записи включен, низкий Уровень в DMI в сочетании с байтом данных с 5 или более установленными битами указывает, что байт данных следует игнорировать и не записывать.

LPDDR4 также включает механизм «целевого обновления строки», чтобы избежать повреждения из-за «гребной молот "в соседних строках. Специальная последовательность из трех последовательностей активации / предварительной зарядки определяет строку, которая активировалась чаще, чем установленный устройством порог (от 200 000 до 700 000 за цикл обновления). Внутренне устройство обновляет физически смежные строки, а не указанную в команде активации.^{[19][18]:153–54}

LP-DDR4X

Samsung Semiconductor предложила вариант LPDDR4, который он назвал LPDDR4X.^[20]:11 LPDDR4X идентичен LPDDR4, за исключением того, что дополнительная мощность сохраняется за счет снижения напряжения ввода-вывода (Vddq) до 0,6 В с 1,1 В. 9 января 2017 года SK Hynix анонсировала пакеты LPDDR4X на 8 и 16 ГиБ.^[21][22] JEDEC опубликовал стандарт LPDDR4X 8 марта 2017 года.^[23] Помимо более низкого напряжения, дополнительные улучшения включают вариант одноканального кристалла для небольших приложений, новые пакеты MCP, PoP и IoT, а также дополнительные улучшения определения и синхронизации для максимальной скорости 4266 МТ / с.

LP-DDR5

19 февраля 2019 г. JEDEC опубликовал JESD209-5, Стандарт маломощной двойной скорости передачи данных 5 (LPDDR5).^[24]

Samsung объявила о наличии рабочего прототипа микросхем LP-DDR5 в июле 2018 года. LPDDR5 содержит следующие изменения:^[25]

• Скорость передачи данных увеличена до 6400 МТ / с.
• Дифференциальный часы используются
• Предварительная выборка нет снова удвоился, но остается 16п
• Количество банков увеличено до 16, разделенных на четыре DDR4 -подобные банковские группы
• Улучшения энергосбережения:^[24]
  • Команды Data-Copy и Write-X (все один или все нули) для уменьшения передачи данных
  • Динамическое масштабирование частоты и напряжения
• Новая архитектура синхронизации под названием WCK & Read Strobe (RDQS)^[24]

Intel Тигровое озеро Контроллер памяти поддерживает LPDDR5.

Примечания

Рекомендации

внешняя ссылка

• Микрон
• Эльпида
• Наня
• Samsung
• Страницы JEDEC: НИЗКАЯ МОЩНОСТЬ, ДВОЙНАЯ СКОРОСТЬ ДАННЫХ 3 SDRAM (LPDDR3)