МОЩНОСТЬ1 - POWER1

МОЩНОСТЬ1
Общая информация
Запущен1990
РазработаноIBM
Архитектура и классификация
Набор инструкцийМОЩНОСТЬ ISA
История
ПреемникМОЩНОСТЬ2
МОЩНОСТЬ, PowerPC, и Питание ISA архитектуры
NXP (ранее Freescale и Motorola)
IBM
IBM / Nintendo
Другой
Ссылки по теме
Отменено серым цветом, исторический курсивом

В МОЩНОСТЬ1 это мультичип ЦПУ разработан и сфабрикованный к IBM который реализовал МОЩНОСТЬ архитектура набора команд (ЭТО). Первоначально он был известен как Система RISC / 6000 CPU или, в сокращенной форме, RS / 6000 CPU, до введения преемников требовалось заменить исходное имя на имя, в котором использовалась та же схема именования (POWERп) в качестве его преемников, чтобы отличать его от более новых разработок.

История

POWER1 был представлен в 1990 году вместе с IBM RS / 6000 POWERserver серверы и POWERstation рабочие станции, который показал POWER1 с тактовой частотой 20, 25 или 30 МГц. POWER1 получил два обновления: одно в 1991 году с выпуском POWER1 + и в 1992 году с представлением POWER1 ++. Эти обновленные версии работали с более высокой тактовой частотой, чем исходный POWER1, что стало возможным благодаря улучшенным полупроводниковые процессы. POWER1 + имел тактовую частоту немного выше, чем исходный POWER1, на частотах 25, 33 и 41 МГц, в то время как POWER1 ++ поднял микроархитектуру на самые высокие частоты - 25, 33, 41,6, 45, 50 и 62,5 МГц. В сентябре 1993 года POWER1 и его варианты сменились МОЩНОСТЬ2 (кратко известный как «RIOS2»), эволюция микроархитектуры POWER1.

Прямые производные от POWER1 - это Один чип RISC (RSC), однокристальный вариант с ограниченным набором функций для систем RS / 6000 начального уровня и RAD6000 - радиационно-стойкий вариант РКК для космического применения. Косвенной производной от POWER1 является PowerPC 601, вариант RSC с ограниченными возможностями, предназначенный для потребительских приложений.

POWER1 примечателен тем, что он представляет собой ряд новинок для IBM и вычислительной техники в целом. Это был первый RISC процессор, предназначенный для высокопроизводительных приложений ( ROMP считался коммерческим провалом и не использовался в высокопроизводительных рабочих станциях), он был первым, кто реализовал тогда новую архитектуру набора инструкций POWER, и был первым успешным RISC-процессором IBM. Что касается первых вычислений, POWER1 будет известен как первый процессор, в котором реализована некоторая форма зарегистрировать переименование и внеочередное исполнение, метод, улучшающий производительность суперскалярный процессоры, но ранее зарезервированы для мэйнфреймы.

POWER1 был также источником очень успешных семей МОЩНОСТЬ, PowerPC и Питание ISA процессоры, которые последовали за ним, в сотнях различных реализаций.

Открытый исходный код Компилятор GCC удалена поддержка POWER1 (RIOS) и POWER2 (RIOS2) в версии 4.5.[1]

Микроархитектура

POWER1 - это 32-битный двусторонний суперскалярный процессор. Он содержит три основных исполнительных блока: блок с фиксированной точкой (FXU), а филиал (BPU) и блок с плавающей запятой (FPU). Хотя POWER1 - 32-битный процессор с 32-битным Физический адрес, это виртуальный адрес имеет длину 52 бита. Было выбрано более крупное виртуальное адресное пространство, потому что это было выгодно для производительности приложений, позволяя каждому иметь большой 4 ГБ диапазон адресов.

POWER1 - это прямой порядок байтов ЦП, использующий Гарвардский стиль тайник иерархия с отдельными кэшами инструкций и данных. Кэш инструкций, называемый IBM «I-cache», имеет размер 8 КБ и двусторонний набор ассоциативный с размером строки 64 байта. I-cache находится на микросхеме ICU. Кэш данных, называемый IBM "D-cache", имеет размер 32 КБ для конфигураций RIOS.9 и 64 КБ для конфигураций RIOS-1. D-кэш является четырехсторонним ассоциативным с размером строки 128 байтов. D-кэш использует схему возврата, при которой данные, которые должны быть сохранены, записываются в кеш вместо памяти, чтобы уменьшить количество записей, предназначенных для памяти. Схема возврата используется для предотвращения монополизации ЦП доступа к памяти.

Хотя POWER1 был высококлассным дизайном, он не мог многопроцессорность, и поэтому был в невыгодном положении, так как единственный способ улучшить производительность - это тактирование процессор выше, что было сложно сделать с такой большой многочиповой конструкцией. IBM использовала кластеризацию, чтобы преодолеть этот недостаток в системах POWER1, позволяя им эффективно функционировать, как если бы они были многопроцессорными системами, концепция, подтвержденная популярностью Суперкомпьютеры SP1 на базе POWER1. Поскольку POWER1 был основой POWER2 и P2SC микропроцессоры, отсутствие многопроцессорности было передано этим более поздним процессорам POWER. Многопроцессорность не поддерживалась до появления МОЩНОСТЬ3 в 1998 г.

Физическое описание

Процессор POWER от настольной рабочей станции RS / 6000 32H начального уровня
Чип-комплекс процессора РИОС-1 (Каждая строка представляет 32-битную шину.)
Микросхема процессора RIOS.9 (Каждая строка представляет 32-битную шину.)

POWER1 - это многочиповый ЦП, состоящий из отдельных микросхем, соединенных между собой шинами. POWER1 состоит из кэш инструкций отделение (ICU), a блок с фиксированной точкой (FXU), а блок с плавающей запятой (FPU), ряд кэш данных ед. (DCU), а хранение-контроль блок (SCU) и Ввод / вывод единица. Благодаря модульной конструкции IBM смогла создать две конфигурации, просто изменив количество DCU, РИОС-1 и RIOS.9. Конфигурация RIOS-1 имеет четыре блока DCU, предполагаемое количество, и работает на частоте до 40 МГц, тогда как процессор RIOS.9 имеет два блока DCU и работает на более низких частотах.

Чипы устанавливаются на «планарном» процессоре. печатная плата (PCB), используя технологию сквозного отверстия. Из-за большого количества фишек с широким автобусов На печатной плате имеется восемь плоскостей для прокладки проводов, четыре для питания и земли и четыре для сигналов. На каждой стороне платы есть две сигнальные плоскости, а четыре плоскости питания и земли находятся в центре.

Чипы, из которых состоит POWER1, изготавливаются с толщиной 1,0 мкм. CMOS процесс с тремя слоями межсоединения. Чипы упакованы в керамическая сетка (CPGA) корпуса, которые могут иметь до 300 контактов и рассеивать максимум 4 W тепла каждый. Общее количество транзисторы представленных POWER1, при условии, что это конфигурация RIOS-1, составляет 6,9 миллиона, из которых 2,04 миллиона используются для логики и 4,86 ​​миллиона используются для памяти. Площадь кристалла всех чипов вместе составляет 1 284 мм². Общее количество сигнальных контактов - 1464.

Чипсы

Блок кэширования инструкций (ICU)

ICU содержит кэш инструкций, именуемый IBM "I-cache", а блок обработки ветвей (БПУ). BPU содержит счетчик команд, регистр кода условия и регистр цикла. ICU содержит 0,75 миллиона транзисторов, из которых 0,2 миллиона используются для логики, а 0,55 миллиона - для SRAM. ICU умереть составляет примерно 160 мм² (12,7 × 12,7 мм).

BPU был способен отправлять несколько инструкций в очереди инструкций с фиксированной и плавающей запятой, пока он выполнял инструкцию управления потоком программы (до четырех одновременно и не по порядку). Спекулятивный ветви также поддерживались за счет использования бита предсказания в инструкциях перехода, при этом результаты отбрасывались перед сохранением, если переход не был выполнен. Альтернативная инструкция будет помещена в буфер и отброшена, если будет выполнено переход. Как следствие, вызовы подпрограмм и прерывает обрабатываются без штрафных санкций за отделение.

Регистр кода условия имеет восемь наборов полей, первые два зарезервированы для инструкций с фиксированной и плавающей запятой, а седьмой - для команд. векторные инструкции. Остальные поля могут использоваться другими инструкциями. Регистр цикла - это счетчик циклов «декремент и переход по нулю» без штрафа за переход, функция, аналогичная той, что есть в некоторых DSP такие как TMS320C30.

Блок с фиксированной точкой (FXU)

FXU отвечает за декодирование и выполнение всех инструкций с фиксированной запятой и инструкций загрузки и сохранения с плавающей запятой. Для выполнения FXU содержит файл регистров POWER1 с фиксированной точкой, арифметико-логический блок (ALU) для общих инструкций и специальный блок умножения и деления с фиксированной точкой. Он также содержит буферы команд, которые получают инструкции с фиксированной и плавающей запятой от ICU, передавая инструкции с плавающей запятой в FPU, и двухсторонний ассоциативный набор D- на 128 записей.TLB для перевода адресов. FXU содержит приблизительно 0,5 миллиона транзисторов, из которых 0,25 миллиона используются для логики и 0,25 используются для памяти, на кристалле размером примерно 160 мм².

Блок с плавающей запятой (FPU)

Блок с плавающей запятой POWER1 выполняет инструкции с плавающей запятой, выдаваемые ICU. FPU - это конвейерный и может выполнить одинарная точность (32-бит) и двойная точность (64-битные) инструкции. Он способен выполнять умножить-сложить инструкции, которые способствовали высокой производительности POWER1 с плавающей запятой. В большинстве процессоров операции умножения и сложения, которые распространены в техническом и научном коде с плавающей запятой, не могут выполняться за один цикл, как в POWER1. Использование слитное умножение – сложение также означает, что данные округляются только один раз, что немного улучшает точность результата.

Файл регистра с плавающей запятой также находится на микросхеме FPU. Он содержит 32 64-битных регистра с плавающей запятой, шесть регистров переименования и два регистра, которые используются командами деления.

Блок кэширования данных (DCU)

POWER1 имеет 64 КБ кеш данных реализован с помощью четырех идентичных блоков кэша данных (DCU), каждый из которых содержит кэш данных по 16 КБ. Кэш и шины, соединяющие DCU с другими микросхемами, защищены ECC. DCU также обеспечивают интерфейс с памятью. Если присутствуют два DCU (конфигурация RIOS.9), ширина шины памяти составляет 64 бита, а если присутствуют четыре DCU (конфигурация RIOS-1), ширина шины памяти составляет 128 бит. Часть интерфейса памяти блоков DCU обеспечивает три функции, повышающие надежность и доступность памяти: очистка памяти, ECC и бит рулевого управления. Каждый DCU содержит примерно 1,125 миллиона транзисторов, из которых 0,175 миллиона используется для логики и 0,95 миллиона используется для SRAM, на кристалле размером примерно 130 мм² (11,3 × 11,3 мм).

Блок управления складированием (SCU)

POWER1 управляется микросхемой SCU. Все коммуникации между микросхемами ICU, FXU и DCU, а также объем памяти и Ввод / вывод устройств является арбитром SCU. Хотя блоки DCU предоставляют средства для выполнения очистки памяти, именно SCU управляет процессом. SCU содержит примерно 0,23 миллиона транзисторов, все они для логики, на кристалле размером примерно 130 мм².

Блок ввода / вывода

Интерфейсы ввода-вывода POWER1 реализуются блоком ввода-вывода, который содержит контроллер канала ввода-вывода (IOCC) и два последовательная ссылка адаптеры (SLA). IOCC реализует Микроканал интерфейс и контролирует ввод / вывод и DMA транзакции между адаптерами Micro Channel и системной памятью. Каждый из двух SLA реализует последовательный оптоволоконный кабель link, которые предназначены для соединения систем RS / 6000. Оптические каналы не поддерживались на момент выпуска RS / 6000. Блок ввода-вывода содержит примерно 0,5 миллиона транзисторов, из которых 0,3 миллиона используются для логики и 0,2 миллиона используются для памяти, на кристалле размером примерно 160 мм².

Смотрите также

Рекомендации

  1. ^ «Серия выпусков GCC 4.5 - Изменения, новые функции и исправления - Проект GNU - Фонд свободного программного обеспечения (FSF)». gcc.gnu.org.
  • Великие микропроцессоры прошлого и настоящего (V 13.4.0)
  • Montoye, R.K .; Hokenek, E .; Руньон, С. Л. (январь 1990 г.). «Дизайн исполнительного устройства с плавающей запятой IBM RISC System / 6000». Журнал исследований и разработок IBM. 34 (1): 59–70. Дои:10.1147 / пат.341.0059.
  • Oehler, R. R .; Гровс, Р. Д. (январь 1990 г.). «Архитектура процессора IBM RISC System / 6000». Журнал исследований и разработок IBM. 34 (1): 23–36. Дои:10.1147 / пат.341.0023.
  • Грохоски, Г. Ф. (январь 1990 г.). «Машинная организация процессора IBM RISC System / 6000». Журнал исследований и разработок IBM. 34 (1): 37–58. Дои:10.1147 / пат.341.0037.
  • Бакоглу, Х. Б.; Grohoski, G.F .; Монтой, Р. К. (январь 1990 г.). «Процессор IBM RISC System / 6000: Обзор оборудования». Журнал исследований и разработок IBM. 34 (1): 12–22. Дои:10.1147 / пат.341.0012.

дальнейшее чтение

  • Вайс, Шломо; Смит, Джеймс Эдвард (1994). МОЩНОСТЬ и PowerPC. Морган Кауфманн. ISBN  1558602798. - Соответствующие части: Глава 3 (как предполагается реализовать архитектуру POWER), Главы 4 и 5 (описывает POWER1).