Асинхронная схема - Asynchronous circuit

Для получения дополнительной информации см. Асинхронная система.

В цифровая электроника, асинхронная схема, или самовременный цепь, это последовательный цифровая логика цепь который не регулируется схема часов или глобальный тактовый сигнал. Вместо этого он часто использует сигналы, указывающие на завершение инструкций и операций, заданных простой передачей данных. протоколы. Этот тип схемы контрастирует с синхронные схемы, в котором изменения значений сигнала в цепи запускаются повторяющимися импульсами, называемыми тактовый сигнал. В большинстве цифровых устройств сегодня используются синхронные схемы. Однако асинхронные схемы потенциально могут быть быстрее, а также могут иметь преимущества в более низком энергопотреблении, меньших электромагнитных помехах и лучшей модульности в больших системах. Асинхронные схемы - активная область исследований в цифровой логический дизайн.[1][2]

Синхронная и асинхронная логика

Цифровая логика схемы можно разделить на комбинационная логика, в котором выходные сигналы зависят только от текущих входных сигналов, и последовательная логика, в котором вывод зависит как от текущего ввода, так и от прошлых вводов. Другими словами, последовательная логика - это комбинационная логика с объем памяти. Практически все практические цифровые устройства требуют последовательной логики. Последовательную логику можно разделить на два типа: синхронную логику и асинхронную логику.

  • В синхронных логических схемах электронный генератор генерирует повторяющуюся серию равномерно разнесенных импульсов, называемую тактовый сигнал. Тактовый сигнал подается на все элементы памяти в схеме, называемые шлепки. Выход триггеров изменяется только при срабатывании край тактового импульса, поэтому изменения логических сигналов по всей схеме начинаются в одно и то же время, через равные промежутки времени, синхронизируемые часами. Выход всех элементов памяти в цепи называется штат схемы. Состояние синхронной схемы изменяется только по тактовому импульсу. Изменения сигнала требуют определенного времени для распространения через комбинационные логические элементы схемы. Это называется Задержка распространения. Период тактового сигнала делается достаточно длинным, чтобы на выходе всех логических элементов было время установить стабильные значения до следующего тактового импульса. Пока это условие выполняется, синхронные схемы будут работать стабильно, поэтому их легко проектировать.
Однако недостатком синхронных схем является то, что они могут быть медленными. Максимально возможная тактовая частота определяется логическим трактом с наибольшей задержкой распространения, называемым критический путь. Таким образом, логические пути, которые быстро завершают свои операции, большую часть времени простаивают. Другая проблема заключается в том, что широко распространенный тактовый сигнал потребляет много энергии и должен работать независимо от того, получает ли схема входные сигналы или нет.
  • В асинхронных схемах нет тактового сигнала, и состояние схемы изменяется, как только меняются входы. Поскольку асинхронным схемам не нужно ждать тактового импульса, чтобы начать обработку входных данных, они могут быть быстрее, чем синхронные схемы, и их скорость теоретически ограничена только задержки распространения логических ворот. Однако асинхронные схемы сложнее спроектировать, и в них возникают проблемы, которых нет в синхронных схемах. Это связано с тем, что результирующее состояние асинхронной схемы может быть чувствительным к относительному времени поступления входных сигналов на вентили. Если переходы на двух входах происходят почти в одно и то же время, схема может перейти в неправильное состояние в зависимости от небольших различий в задержках распространения затворов. Это называется состояние гонки. В синхронных схемах эта проблема менее серьезна, поскольку состояния гонки могут возникать только из-за входов извне синхронной системы, называемых асинхронные входы. Хотя были построены некоторые полностью асинхронные цифровые системы (см. Ниже), сегодня асинхронные схемы обычно используются в нескольких критических частях синхронных систем, в которых скорость очень высока, например в схемах обработки сигналов.

Теоретическая основа

Период, термин асинхронная логика используется для описания множества стилей проектирования, в которых используются различные предположения о свойствах схемы.[3] Они отличаются от связанная задержка модель, которая использует "обычные" элементы обработки данных с завершением, указанным локально созданной моделью задержки, чтобы нечувствительный к задержкам конструкция - где могут быть размещены произвольные задержки через элементы схемы. Последний стиль имеет тенденцию давать схемы, которые больше, чем реализации связанных данных, но которые нечувствительны к компоновке и параметрическим изменениям и, следовательно, являются «правильными по конструкции».

Асинхронная логика это логика требуется для проектирования асинхронных цифровых систем. Эти функции без тактовый сигнал и поэтому нельзя полагаться на то, что отдельные логические элементы будут иметь дискретное истинное / ложное состояние в любой момент времени. Булево (двухзначная) логика для этого неадекватна, поэтому требуются расширения. Карл Фант разработал теоретическое рассмотрение этого вопроса в своей работе. Логически определенный дизайн в 2005 г. четырехзначная логика с участием значение NULL и средний дополнительные значения. Эта архитектура важна, потому что она квази-нечувствительный к задержке.[4] Скотт Смит и Джиа Ди разработали вариант логики нулевого соглашения Fant со сверхнизким энергопотреблением, который включает многопороговая CMOS.[5] Этот вариант называется многопороговой логикой нулевого соглашения (MTNCL) или, альтернативно, логикой соглашения о сне (SCL).[6] Вадим Васюкевич разработал другой подход, основанный на новой логической операции, которую он назвал венозное соединение. При этом учитывается не только текущее значение элемента, но и его история.[7]

Сети Петри являются привлекательной и мощной моделью для рассуждений об асинхронных схемах. Однако сети Петри подвергались критике за отсутствие физического реализма (см. Сеть Петри: последующие модели параллелизма ). После сетей Петри были разработаны другие модели параллелизма, которые могут моделировать асинхронные схемы, включая Актерская модель и технологические расчеты.

Льготы

Асинхронные схемы продемонстрировали множество преимуществ, включая как квази-нечувствительный к задержке (QDI) схемы (по общему мнению, это наиболее "чистая" форма асинхронной логики, которая сохраняет вычислительную универсальность) и менее чистые формы асинхронных схем, которые используют временные ограничения для более высокой производительности и меньшей площади и мощности:

  • Надежное обращение с метастабильность из арбитры.
  • Функциональные блоки с более высокой производительностью, которые обеспечивают завершение в среднем (т.е. зависящее от данных), а не в наихудшем случае. Примеры включают спекулятивное завершение[8][9] который был применен для разработки параллельных сумматоров префиксов быстрее, чем синхронные, и высокопроизводительного сумматора с плавающей запятой двойной точности[10] который превосходит ведущие синхронные конструкции.
  • Раннее завершение схемы, когда известно, что входы, которые еще не поступили, не имеют значения.
  • Более низкое энергопотребление, поскольку ни один транзистор не переключается, если он не выполняет полезные вычисления. Epson сообщает о снижении энергопотребления на 70% по сравнению с синхронным дизайном.[11] Кроме того, драйверы часов можно удалить, что может значительно снизить энергопотребление. Однако при использовании определенных кодировок асинхронным схемам может потребоваться большая площадь, что может привести к увеличению энергопотребления, если основной процесс имеет плохие свойства утечки (например, глубокие субмикронные процессы, используемые до введения диэлектрики с высоким КП ).
  • «Эластичные» трубопроводы, которые обеспечивают высокую производительность при грамотной обработке переменных входных и выходных скоростей и несогласованных задержек конвейерной стадии.[12]
  • Свобода от постоянно усугубляющихся трудностей распространения высокоэффективныхразветвление, синхронизирующий тактовый сигнал.
  • Лучшая модульность и компоновка.
  • Требуется гораздо меньше предположений о производственном процессе (большинство предположений - это временные предположения).
  • Скорость контура адаптируется к изменяющимся условиям температуры и напряжения, а не фиксируется на скорости, предписанной предположениями наихудшего случая.
  • Невосприимчивость к изменчивости перехода от транзистора к транзистору в производственном процессе, что является одной из наиболее серьезных проблем, с которыми сталкивается полупроводниковая промышленность по мере усадки кристаллов.
  • Менее серьезный электромагнитная интерференция (EMI). Синхронные схемы создают сильные электромагнитные помехи в полосе частот на (или очень близко) их тактовой частоте и ее гармониках; асинхронные схемы генерируют шаблоны электромагнитных помех, которые гораздо более равномерно распределены по спектру.
  • В асинхронных схемах локальная сигнализация устраняет необходимость в глобальной синхронизации, которая использует некоторые потенциальные преимущества по сравнению с синхронными. Они продемонстрировали потенциальные характеристики в отношении низкого энергопотребления, повторного использования конструкции, улучшенной помехоустойчивости и электромагнитной совместимости. Асинхронные схемы более устойчивы к колебаниям процесса и колебаниям внешнего напряжения.
  • Меньше нагрузки на распределительную сеть. Синхронные схемы имеют тенденцию потреблять большое количество тока прямо на фронте тактового сигнала и вскоре после этого. Количество переключающихся узлов (и, следовательно, количество потребляемого тока) быстро падает после фронта тактового сигнала, достигая нуля непосредственно перед следующим фронтом тактового сигнала. В асинхронной схеме времена переключения узлов не коррелируют таким образом, поэтому потребление тока имеет тенденцию быть более равномерным и менее прерывистым.

Недостатки

  • Накладные расходы области, вызванные увеличением количества элементов схемы (транзисторов). В некоторых случаях асинхронный проект может потребовать удвоения ресурсов синхронного проекта из-за добавления схем обнаружения завершения и разработки для тестирования.[13]
  • Этому стилю обучается меньше людей по сравнению с синхронным дизайном.[13]
  • Синхронные проекты по своей сути легче тестировать и отлаживать, чем асинхронные.[14] Однако эту позицию оспаривает Фант, который утверждает, что кажущаяся простота синхронной логики является артефактом математических моделей, используемых в общих подходах к проектированию.[15]
  • Стробирование часов в более традиционных синхронных схемах это приближение к асинхронному идеалу, и в некоторых случаях его простота может перевесить преимущества полностью асинхронной схемы.
  • Производительность (скорость) асинхронных схем может снижаться в архитектурах, требующих полноты ввода (более сложный путь данных).[16]
  • Отсутствие специализированной рекламы, ориентированной на асинхронный дизайн. EDA инструменты.[16]

Общение

Существует несколько способов создания асинхронных каналов связи, которые можно классифицировать по их протоколу и кодировке данных.

Протоколы

Существует два широко используемых семейства протоколов, которые различаются способом кодирования связи:

  • двухфазное рукопожатие (a.k.a. двухфазный протокол, кодирование без возврата к нулю (NRZ) или сигнализация перехода): связь представлена ​​любым проводным переходом; переходы с 0 на 1 и с 1 на 0 считаются связью.
  • четырехфазное рукопожатие (также известный как четырехфазный протокол или кодирование с возвратом к нулю (RZ)): связь представлена ​​переходом по проводам с последующим сбросом; последовательность перехода от 0 к 1 и обратно к 0 считается отдельной связью.
Иллюстрация двух- и четырехфазного рукопожатия. Вверху: отправитель и получатель общаются с помощью простых сигналов запроса и подтверждения. Отправитель управляет линией запроса, а получатель - линией подтверждения. В центре: временная диаграмма двух, двухфазной связи. Внизу: временная диаграмма одно-, четырехфазной связи.

Несмотря на то, что на одну коммуникацию приходится больше переходов, схемы, реализующие четырехфазные протоколы, обычно быстрее и проще, чем двухфазные протоколы, потому что сигнальные линии возвращаются в исходное состояние к концу каждой связи. В двухфазных протоколах реализации схемы должны будут хранить состояние сигнальной линии внутри.

Обратите внимание, что эти основные различия не учитывают большое разнообразие протоколов. Эти протоколы могут кодировать только запросы и подтверждения или также кодировать данные, что приводит к популярному многопроводному кодированию данных. Было предложено множество других, менее распространенных протоколов, в том числе использование одного провода для запроса и подтверждения, использование нескольких значительных напряжений, использование только импульсов или синхронизации для снятия защелок.

Кодирование данных

В асинхронных схемах широко используются два кодирования данных: кодирование связанных данных и кодирование с несколькими рельсами.

Другой распространенный способ кодирования данных - использовать несколько проводов для кодирования одной цифры: значение определяется проводом, на котором происходит событие. Это позволяет избежать некоторых предположений о задержках, необходимых для кодирования связанных данных, поскольку запрос и данные больше не разделены.

Кодирование связанных данных

Кодирование связанных данных использует один провод на бит данных с запросом и сигналом подтверждения; это то же кодирование, которое используется в синхронных схемах без ограничения, что переходы происходят по фронту тактового сигнала. Запрос и подтверждение отправляются по отдельным проводам по одному из указанных выше протоколов. Эти схемы обычно предполагают модель с ограниченной задержкой, при которой сигналы завершения задерживаются на достаточно долгое время для выполнения расчетов.

В процессе работы отправитель сигнализирует о доступности и достоверности данных запросом. Затем получатель указывает завершение подтверждением, указывая, что он может обрабатывать новые запросы. То есть, запрос связан с данными, отсюда и название "связанные данные".

Цепи связанных данных часто называют микротрубопроводынезависимо от того, используют ли они двухфазный или четырехфазный протокол, даже если этот термин изначально был введен для двухфазных связанных данных.

4-фазный пакетный обмен данными. Вверху: отправитель и получатель соединены линиями данных, линией запроса и линией подтверждения. Внизу: временная диаграмма пакетной передачи данных. Когда строка запроса низкая, данные считаются недействительными и могут быть изменены в любое время.

Многорельсовое кодирование

Многорельсовое кодирование использует несколько проводов без взаимно однозначного отношения между битами и проводами и отдельного сигнала подтверждения. Доступность данных указывается самими переходами на одном или нескольких проводах данных (в зависимости от типа многорельсового кодирования) вместо сигнала запроса, как при кодировании связанных данных. Это дает то преимущество, что передача данных нечувствительна к задержкам. Две общие многорельсовые кодировки - одна горячая и двойная. Кодирование с одним горячим (a.k.a. 1 из n) представляет собой число в базе n с обменом данными на одном из n проводов. Кодирование с двумя шинами использует пары проводов для представления каждого бита данных, отсюда и название «двойная шина»; один провод в паре представляет битовое значение 0, а другой - битовое значение 1. Например, двухбитовое число, закодированное с помощью двух шин, будет представлено двумя парами проводов для четырех проводов всего. Во время передачи данных происходит обмен данными по одному из каждой пары проводов, чтобы указать биты данных. В общем случае m n кодирование представляет данные как m слов с основанием n.

Схема двойного рельса и связи 1-из-4. Вверху: отправитель и получатель соединены линиями данных и линией подтверждения. В центре: временная диаграмма отправителя, сообщающего значения 0, 1, 2 и затем 3 получателю с кодировкой 1 из 4. Внизу: временная диаграмма отправителя, сообщающего те же значения получателю с помощью двухканального кодирования. Для этого конкретного размера данных кодирование двойной шины совпадает с кодированием 2x1-of-2.

Двухканальное кодирование с четырехфазным протоколом является наиболее распространенным и также называется кодирование с тремя состояниями, поскольку он имеет два допустимых состояния (10 и 01 после перехода) и состояние сброса (00). Еще одно распространенное кодирование, которое приводит к более простой реализации, чем однофазное двухфазное двухканальное кодирование, - это кодирование с четырьмя состояниями, или двойная шина с кодированием уровня, и использует бит данных и бит четности для достижения двухфазного протокола.

Асинхронный ЦП

Асинхронные процессоры являются одним из несколько идей по радикальному изменению конструкции процессора.

В отличие от обычного процессора, безтактовый процессор (асинхронный ЦП) не имеет центральных часов для координации прохождения данных по конвейеру. Вместо этого этапы ЦП координируются с помощью логических устройств, называемых «элементами управления конвейером» или «секвенсорами FIFO». По сути, контроллер конвейера синхронизирует следующий этап логики, когда существующий этап завершен. Таким образом, центральные часы не нужны. На самом деле может быть даже проще реализовать высокопроизводительные устройства в асинхронной, а не синхронизированной логике:

  • компоненты могут работать с разными скоростями на асинхронном процессоре; все основные компоненты тактового процессора должны оставаться синхронизированными с центральными часами;
  • традиционный ЦП не может «работать быстрее», чем ожидаемая производительность самого медленного этапа / инструкции / компонента в худшем случае. Когда асинхронный ЦП завершает операцию быстрее, чем ожидалось, на следующем этапе можно немедленно начать обработку результатов, а не ждать синхронизации с центральными часами. Операция может завершиться быстрее, чем обычно, из-за атрибутов обрабатываемых данных (например, умножение может быть очень быстрым при умножении на 0 или 1, даже при выполнении кода, созданного наивным компилятором) или из-за наличия более высокого напряжения или установка скорости автобуса, или более низкая температура окружающей среды, чем «нормальная» или ожидаемая.

Сторонники асинхронной логики считают, что эти возможности будут иметь следующие преимущества:

  • меньшее рассеивание мощности для заданного уровня производительности, и
  • максимально возможные скорости исполнения.

Самым большим недостатком безчаточного процессора является то, что большинство Дизайн процессора инструменты предполагают, что процессор с тактовой частотой (т. е. синхронная схема ). Многие инструменты «применяют методы синхронного проектирования».[17] Создание ЦП без тактовой частоты (разработка асинхронной схемы) включает в себя изменение инструментов проектирования для обработки логики без тактовой частоты и выполнение дополнительных испытаний, чтобы гарантировать, что конструкция избегает метастабильный проблемы. Группа, разработавшая АМУЛЕТ, например, разработали инструмент под названием LARD[18] справиться со сложной конструкцией AMULET3.

Несмотря на сложность этого, было создано множество асинхронных процессоров, в том числе:

  • то ORDVAC и (идентичный) ИЛЛИАК I (1951)[19][20]
  • то Johnniac (1953)[21]
  • то WEIZAC (1955)
  • то ИЛЛИАК II (1962)[19]
  • В Университет Виктории в Манчестере построен Атлас (1964)
  • Мэйнфреймы ICL 1906A и 1906S, входящие в серию 1900 и продаваемые с 1964 года более десяти лет ICL[22]
  • В Honeywell Процессоры 6180 (1972)[23] и Series 60 уровень 68 (1981)[24][25] на которой Мультики работал асинхронно
  • Советские бит-срезные микропроцессорные модули (конец 1970-х)[26][27] выпускался как К587,[28] К588[29] и К1883 (U83x в Восточной Германии)[30]
  • Асинхронный микропроцессор Caltech, первый в мире асинхронный микропроцессор (1988);
  • то РУКА -внедрение АМУЛЕТ (1993 и 2000 годы);
  • асинхронная реализация MIPS R3000, дублированный MiniMIPS (1998);
  • несколько версий XAP процессор экспериментировал с различными стилями асинхронного проектирования: XAP с пакетом данных, XAP 1 из 4 и XAP 1 из 2 (двухканальный) (2003?);[31]
  • ARM-совместимый процессор (2003?), разработанный З. К. Ю, С. Б. Фурбер, и Л. А. Плана; «разработан специально для изучения преимуществ асинхронного проектирования для приложений, чувствительных к безопасности»;[31]
  • процессор «сетевой асинхронной архитектуры» (2005 г.), который выполняет подмножество Архитектура MIPS Набор инструкций;[31]
  • процессор ARM996HS (2006 г.) от компании Handshake Solutions
  • процессор HT80C51 (2007?) от Handshake Solutions[32]
  • SEAforth многоядерный процессор (2008) от Чарльз Х. Мур.[33]
  • GA144[34] многоядерный процессор (2010) от Чарльз Х. Мур.
  • TAM16: 16-битное асинхронное IP-ядро микроконтроллера (Tiempo)[35]
  • асинхронная аспида DLX ядро[36] Асинхронный процессор DLX с открытым исходным кодом (ASPIDA) успешно реализован как в версиях ASIC, так и в версии FPGA.[37]

В ИЛЛИАК II был первым полностью асинхронным процессором, независимым от скорости, когда-либо созданным; это был самый мощный компьютер того времени.[19]

DEC PDP-16 Модули передачи регистров (около 1973 г.) позволили экспериментатору конструировать асинхронные 16-битные элементы обработки. Задержки для каждого модуля были фиксированными и основывались на времени наихудшего случая модуля.

В Калтех Асинхронный микропроцессор (1988 г.) был первым асинхронным микропроцессором (1988 г.). Калтех спроектировал и изготовил первый в мире полностью Квази-нечувствительность к задержке процессор.[нужна цитата ] Во время демонстраций исследователи загрузили простую программу, которая работала в замкнутом цикле, пульсируя одну из выходных строк после каждой инструкции. Эта выходная линия была подключена к осциллографу. Когда чашка горячего кофе была помещена на чип, частота импульсов (эффективная «тактовая частота») естественным образом замедлялась, чтобы адаптироваться к ухудшающимся характеристикам нагретых транзисторов. Когда жидкий азот заливался на чип, инструкция скорость взлетела без дополнительных вмешательств. Кроме того, при более низких температурах напряжение, подаваемое на микросхему, можно было безопасно увеличить, что также улучшило скорость выполнения команд - опять же, без дополнительной настройки.

В 2004 году Epson выпустила первый в мире гибкий микропроцессор под названием ACT11, 8-битный асинхронный чип.[38][39][40][41][42]Синхронные гибкие процессоры работают медленнее, поскольку изгиб материала, на котором изготавливается микросхема, вызывает дикие и непредсказуемые изменения задержек различных транзисторов, для которых везде следует предполагать наихудшие сценарии и все должно синхронизироваться с наихудшей скоростью. Процессор предназначен для использования в смарт-карты, чьи чипы в настоящее время ограничены по размеру до тех, что достаточно малы, чтобы оставаться совершенно жесткими.

В 2014 году IBM анонсировала СИНАПС -разработанный чип, работающий в асинхронном режиме, с одним из самых высоких количество транзисторов любого чипа, когда-либо произведенного Чип IBM потребляет на порядки меньше энергии, чем традиционные вычислительные системы в тестах на распознавание образов.[43]

Смотрите также

использованная литература

  1. ^ Nowick, S.M .; Сингх, М. (май – июнь 2015 г.). «Асинхронный дизайн - Часть 1: Обзор и последние достижения» (PDF). Дизайн и тестирование IEEE. 32 (3): 5–18. Дои:10.1109 / MDAT.2015.2413759.
  2. ^ Nowick, S.M .; Сингх, М. (май – июнь 2015 г.). «Асинхронный дизайн - Часть 2: Системы и методологии» (PDF). Дизайн и тестирование IEEE. 32 (3): 19–28. Дои:10.1109 / MDAT.2015.2413757.
  3. ^ ван Беркель, К. Х. и М. Б. Джозефс и С. М. Новик (февраль 1999 г.), «Приложения асинхронных схем» (PDF), Труды IEEE, 87 (2): 234–242, Дои:10.1109/5.740016
  4. ^ Карл М. Фант (2005), Логически детерминированный дизайн: бесчасовой дизайн системы с логикой соглашения NULL (NCL), Джон Уайли и сыновья, ISBN  978-0-471-68478-7
  5. ^ Смит, Скотт и Ди, Джиа (2009). Разработка асинхронных схем с использованием стандартной логики NULL (NCL). Издательство Morgan & Claypool. ISBN  978-1-59829-981-6.
  6. ^ Скотт, Смит и Ди, Джиа. «Проект США 7 977 972 сверхмалой мощности многопороговой асинхронной схемы». Получено 2011-12-12.
  7. ^ Васюкевич, В. О. (апрель 2007 г.), «Расшифровка асинхронных последовательностей», Автоматическое управление и компьютерные науки, Allerton Press, 41 (2): 93–99, Дои:10.3103 / S0146411607020058, ISSN  1558-108X
  8. ^ Новик, С. М. и К. Ю. Юн, П. А. Беерел и А. Е. Дупли (март 1997 г.), «Спекулятивное завершение проектирования высокопроизводительных асинхронных динамических сумматоров» (PDF), Материалы международного симпозиума IEEE по перспективным исследованиям в асинхронных схемах и системах (Async): 210–223, Дои:10.1109 / ASYNC.1997.587176, ISBN  0-8186-7922-0
  9. ^ Новик, С. М. (сентябрь 1996 г.), «Разработка асинхронного сумматора с малой задержкой с использованием спекулятивного завершения» (PDF), Протоколы IEE - Компьютеры и цифровые методы, 143 (5): 301–307, Дои:10.1049 / ip-cdt: 19960704
  10. ^ Шейх, Б. и Р. Манохар (май 2010 г.), "Оптимизированный для операндов асинхронный сумматор с плавающей запятой двойной точности IEEE 754" (PDF), Материалы Международного симпозиума IEEE по асинхронным схемам и системам ('Async'): 151–162
  11. ^ «Epson разрабатывает первый в мире гибкий 8-разрядный асинхронный микропроцессор»[постоянная мертвая ссылка ] 2005
  12. ^ Новик, С. М. и М. Сингх (сентябрь – октябрь 2011 г.), «Высокопроизводительные асинхронные конвейеры: обзор» (PDF), Дизайн и тестирование компьютеров IEEE, 28 (5): 8–22, Дои:10.1109 / mdt.2011.71
  13. ^ а б Фербер, Стив. «Принципы проектирования асинхронных схем» (PDF). Стр. 232. Архивировано из оригинал (PDF) на 2012-04-26. Получено 2011-12-13.
  14. ^ «Соблюдайте строгую синхронность: ПРОСМОТРЕТЬ эти проблемы с асинхронной логикой». Personal Engineering and Instrumentation News, ноябрь 1997 г., страницы 53–55.http://www.fpga-site.com/kiss.html
  15. ^ Карл М. Фант (2007), Пересмотр информатики: вызывающая модель выражения процесса, Джон Уайли и сыновья, ISBN  978-0471798149
  16. ^ а б ван Леувен, Т. М. (2010). Внедрение и автоматическая генерация асинхронного графика потока данных по расписанию. Делфт.
  17. ^ Крюгер, Роберт (2005-03-15). «Реалити-шоу для инженеров-проектировщиков ПЛИС!». eetimes.com. Получено 2020-11-11.
  18. ^ САЛО В архиве 6 марта 2005 г. Wayback Machine
  19. ^ а б c «В 1950 и 1960-х годах асинхронный дизайн использовался во многих ранних мэйнфреймах, включая ILLIAC I и ILLIAC II ...». Краткая история проектирования асинхронных схем
  20. ^ «Illiac - это двоичный параллельный асинхронный компьютер, в котором отрицательные числа представлены как два дополнения» - заключительное резюме «Техники дизайна Illiac» 1955.
  21. ^ История Johnniac написана в 1968 году
  22. ^ «Компьютерное воскрешение, выпуск 18».
  23. ^ «Полностью асинхронные, его сотни с лишним досок отправляли запросы, выделяли результаты для кого-то еще, считывали чужие сигналы или данные и наносили удары друг другу в спину всевозможными забавными способами, которые иногда терпели неудачу (таймер« операция не завершена » погаснет и вызовет неисправность). ... [Там] не было намека на организованную стратегию синхронизации: различные импульсы «теперь готово», «хорошо, вперед», «взять цикл» просто хлынули через огромную заднюю панель и соединены с подходящее состояние и спровоцировала следующего парня. Не без ее прелести, эта, казалось бы, специальная технология способствовала значительной степени перекрытия ...а также [сегментация и разбиение на страницы] адресного механизма Multics к существующей архитектуре 6000 оригинальным, модульным и удивительным образом ... Модификация и отладка процессора, однако, не доставляли удовольствия ». "Глоссарий Multics: ... 6180"
  24. ^ "10/81 ... DPS 8 / 70M CPUs" Хронология Multics
  25. ^ «Series 60, Level 68 была всего лишь переупаковкой 6180». Характеристики оборудования Multics: Series 60, Level 68
  26. ^ А.А. Васенков, В.Л. Дшхунян, П.Р. Машевич, П.В. Нестеров, В.В. Теленков, Ю. Е. Чичерин, Д. И. Юдицкий, «Микропроцессорная вычислительная система», Патент US 4124890, 7 ноября 1978 г.
  27. ^ Глава 4.5.3 биографии Д. И. Юдицкого
  28. ^ «Архивная копия». Архивировано из оригинал на 2015-07-17. Получено 2015-07-16.CS1 maint: заархивированная копия как заголовок (ссылка на сайт)
  29. ^ «Архивная копия». Архивировано из оригинал на 2015-07-17. Получено 2015-07-16.CS1 maint: заархивированная копия как заголовок (ссылка на сайт)
  30. ^ «Архивная копия». Архивировано из оригинал на 2015-07-22. Получено 2015-07-19.CS1 maint: заархивированная копия как заголовок (ссылка на сайт)
  31. ^ а б c «Сетевая асинхронная архитектура для криптографических устройств» автор Ljiljana Spadavecchia2005 в разделе «4.10.2 Анализ побочных каналов двухканальных асинхронных архитектур» и в разделе «5.5.5.1 Набор инструкций»
  32. ^ "Решения для рукопожатия HT80C51" «Решения для рукопожатия HT80C51 - это асинхронная реализация 80C51 с низким энергопотреблением, использующая технологию установления связи, совместимая со стандартным набором инструкций 8051».
  33. ^ Обзор SEAforth В архиве 2008-02-02 в Wayback Machine «... асинхронная схема во всем кристалле. Нет центральных часов с миллиардами бессмысленных узлов, рассеивающих бесполезную мощность. ... ядра процессора сами по себе являются асинхронными».
  34. ^ "GreenArrayChips" «Мультикомпьютерные микросхемы со сверхмалым энергопотреблением и интегрированной периферией».
  35. ^ Tiempo: Асинхронный IP ядра TAM16
  36. ^ "ASPIDA sync / async DLX Core". OpenCores.org. Получено 5 сентября, 2014.
  37. ^ «Асинхронный процессор DLX с открытым исходным кодом (ASPIDA)».
  38. ^ «Seiko Epson предлагает гибкий процессор с помощью технологии TFT» В архиве 01.02.2010 в Wayback Machine Марк Лапедус, 2005 г.
  39. ^ «Гибкий асинхронный микропроцессор 8b на основе низкотемпературной поликремниевой TFT-технологии» Автор: Karaki et al. 2005.Аннотация: «Гибкий асинхронный микропроцессор 8b ACTII ... Уровень мощности составляет 30% от синхронного аналога».
  40. ^ «Внедрение исследований и разработок TFT в Seiko Epson Corporation» Тацуя Шимода (2005?) имеет изображение "Гибкий 8-битный асинхронный микропроцессор, ACT11"
  41. ^ «Epson разрабатывает первый в мире гибкий 8-разрядный асинхронный микропроцессор»
  42. ^ «Seiko Epson представляет гибкий микропроцессор: листы электронной бумаги формата A4 на стадии разработки. Пол Каллендер, 2005 г.
  43. ^ «Программа SyNAPSE разрабатывает усовершенствованный чип, вдохновленный мозгом» В архиве 2014-08-10 на Wayback Machine 07 августа 2014.

дальнейшее чтение