Формальная проверка эквивалентности - Formal equivalence checking

Формальная проверка эквивалентности процесс является частью автоматизация проектирования электроники (EDA), обычно используется при разработке цифровой интегральные схемы, чтобы формально доказать, что два представления схемотехника демонстрируют точно такое же поведение.

Проверка эквивалентности и уровни абстракции

В общем, существует широкий спектр возможных определений функциональной эквивалентности, охватывающих сравнения между различными уровни абстракции и различная степень детализации деталей времени.

  • Наиболее распространенный подход - рассмотреть проблему машинной эквивалентности, которая определяет два синхронный дизайн спецификации функционально эквивалентны, если час за часом они производят именно так та же последовательность выходных сигналов для любой действительная последовательность входных сигналов.
  • Микропроцессор дизайнеры используют проверку эквивалентности для сравнения функций, указанных для Набор инструкций архитектура (ISA) с зарегистрировать уровень передачи (RTL), гарантируя, что любая программа, выполняемая на обеих моделях, вызовет идентичное обновление содержимого основной памяти. Это более общая проблема.
  • Процесс проектирования системы требует сравнения между моделью уровня транзакции (TLM), например, написанной на SystemC и соответствующая ему спецификация RTL. Такая проверка становится все более интересной в среде проектирования «система на кристалле» (SoC).

Эквивалентность синхронной машины

В зарегистрировать уровень передачи (RTL) поведение цифрового чипа обычно описывается язык описания оборудования, такие как Verilog или VHDL. Это описание является золотой эталонной моделью, которая подробно описывает, какие операции будут выполняться в течение которых такт и какими аппаратными средствами. После того, как разработчики логики с помощью моделирования и других методов проверки проверили описание передачи регистров, проект обычно преобразуется в список соединений по логический синтез орудие труда. Эквивалентность не следует путать с функциональной правильностью, которая должна определяться функциональная проверка.

Начальный список соединений обычно претерпевает ряд преобразований, таких как оптимизация, добавление Дизайн для теста (DFT) структуры и т. Д., Прежде чем они будут использованы в качестве основы для размещения логических элементов в физическая планировка. Современное программное обеспечение для физического проектирования иногда также вносит значительные изменения (например, заменяет логические элементы эквивалентными аналогичными элементами, которые имеют более высокий или низкий сила привода и / или площадь ) в список соединений. На каждом этапе очень сложной, многоэтапной процедуры необходимо поддерживать исходную функциональность и поведение, описываемое исходным кодом. Когда последний клейкая лента состоит из цифрового чипа, многие различные программы EDA и, возможно, некоторые ручные правки изменят список соединений.

Теоретически инструмент логического синтеза гарантирует, что первый список соединений логически эквивалентный в исходный код RTL. Все программы позже в процессе, которые вносят изменения в список соединений, также теоретически гарантируют, что эти изменения логически эквивалентны предыдущей версии.

На практике в программах есть ошибки, и было бы большим риском предполагать, что все шаги от RTL до окончательного списка соединений на магнитной ленте были выполнены без ошибок. Кроме того, в реальной жизни дизайнеры обычно вносят вручную изменения в список соединений, широко известный как Заказы на технические изменения, или ECOs, тем самым вводя основной дополнительный фактор ошибки. Следовательно, вместо того, чтобы слепо предполагать, что ошибок не было, необходим этап проверки, чтобы проверить логическую эквивалентность окончательной версии списка соединений исходному описанию проекта (золотая эталонная модель).

Исторически сложилось так, что одним из способов проверки эквивалентности было повторное моделирование с использованием окончательного списка соединений тестовых примеров, которые были разработаны для проверки правильности RTL. Этот процесс называется уровнем ворот. логическое моделирование. Однако проблема в том, что качество проверки зависит от качества тестовых примеров. Кроме того, моделирование на уровне ворот, как известно, выполняется медленно, что является серьезной проблемой, поскольку размер цифровых проектов продолжает расти. экспоненциально.

Альтернативный способ решить эту проблему - формально доказать, что код RTL и синтезированный из него список соединений ведут себя одинаково во всех (соответствующих) случаях. Этот процесс называется формальной проверкой эквивалентности и является проблемой, которая изучается в более широкой области формальная проверка.

Формальная проверка эквивалентности может выполняться между любыми двумя представлениями проекта: RTL <> список соединений, список соединений <> список соединений или RTL <> RTL, хотя последнее редко по сравнению с первыми двумя. Как правило, инструмент формальной проверки эквивалентности также с большой точностью указывает, в какой момент существует разница между двумя представлениями.

Методы

Есть две основные технологии, используемые для логических рассуждений в программах проверки эквивалентности:

  • Диаграммы двоичных решений, или BDD: специализированная структура данных, разработанная для поддержки рассуждений о булевых функциях. BDD стали очень популярными благодаря своей эффективности и универсальности.
  • Совместимость нормальной формы: СИДЕЛ solvers возвращает присвоение переменным пропозициональная формула это удовлетворяет его, если такое назначение существует. Практически любую проблему логического рассуждения можно выразить как задачу SAT.

Коммерческие приложения для проверки эквивалентности

Основные продукты проверки логической эквивалентности (LEC) зона EDA находятся:

Обобщения

  • Проверка эквивалентности восстановленных цепей: Иногда полезно переместить логику с одной стороны регистра на другую, и это усложняет проблему проверки.
  • Последовательная проверка эквивалентности: иногда две машины совершенно разные на комбинационном уровне, но должны выдавать одинаковые выходные данные, если им даны одинаковые входные данные. Классический пример - это два идентичных конечных автомата с разными кодировками состояний. Поскольку это не может быть сведено к проблеме комбинаций, требуются более общие методы.
  • Эквивалентность программ, то есть проверка, эквивалентны ли две четко определенные программы, которые принимают N входов и производят M выходов: концептуально вы можете превратить программное обеспечение в конечный автомат (это то, что делает комбинация компилятора, поскольку компьютер плюс его память формируют очень большой конечный автомат.) Тогда, теоретически, различные формы проверки свойств могут гарантировать, что они производят одинаковый результат. Эта проблема даже сложнее, чем последовательная проверка эквивалентности, поскольку выходные данные двух программ могут появляться в разное время; но это возможно, и исследователи работают над этим.

Смотрите также

Рекомендации

  • Справочник по автоматизации проектирования электроники для интегральных схем, Лаваньо, Мартин и Шеффер, ISBN  0-8493-3096-3 Обзор поля. Эта статья была взята с разрешения из тома 2, главы 4, Проверка эквивалентности, Фабио Соменци и Андреас Кюльманн.
  • R.E. Брайант, Алгоритмы на основе графов для манипулирования логическими функциями, IEEE Transactions on Computers., C-35, pp. 677–691, 1986. Первоначальная ссылка на BDD.
  • Последовательная проверка эквивалентности для RTL-моделей. Нихил Шарма, Гаган Хастир и Венкат Кришнасвами. EE Times.

внешняя ссылка