Стандартная ячейка - Standard cell

Визуализация небольшой стандартной ячейки с тремя металлическими слоями (диэлектрик был удален). Конструкции песочного цвета представляют собой металлические межсоединения, при этом вертикальные стойки представляют собой контакты, как правило, из вольфрама. Красноватые структуры - это вентили из поликремния, а твердое вещество внизу - это объем кристаллического кремния.
Относительно батарей, используемых в качестве эталона напряжения (лабораторный стандарт), см. Клетка Вестона и Ячейка Кларка.

В полупроводниковой конструкции стандартная клеточная методология это метод проектирования специализированные интегральные схемы (ASIC) с преимущественно функциями цифровой логики. Методология стандартных ячеек - это пример абстракции дизайна, при котором низкоуровневая очень крупномасштабная интеграция (СБИС ) макет инкапсулируется в абстрактное логическое представление (например, Ворота NAND ). Методология на основе ячеек - общий класс, к которому относятся стандартные ячейки - позволяет одному разработчику сосредоточиться на высокоуровневом (логическом) аспекте цифрового дизайна, в то время как другой разработчик сосредотачивается на аспекте реализации (физическом). Вместе с производство полупроводников прогресс, стандартная методология ячеек помогла разработчикам масштабировать ASIC от сравнительно простых однофункциональных ИС (с несколькими тысячами вентилей) до сложных многомиллионных вентилей. система на кристалле (SoC) устройства.

Строительство стандартной ячейки

Стандартная ячейка - это группа транзисторов и структур межсоединений, которые обеспечивают функцию логической логики (например, И, ИЛИ ЖЕ, XOR, XNOR, инверторы) или функцию хранения (триггер или защелка).[1] Простейшие ячейки являются прямым представлением элементарных логических функций И-НЕ, ИЛИ-ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, хотя обычно используются ячейки гораздо большей сложности (например, 2-битные полный сумматор, или мультиплексированный триггер D-входа.) Логическая функция ячейки называется ее логический взгляд: функциональное поведение фиксируется в виде таблица истинности или же Булева алгебра уравнение (для комбинационной логики), или таблица переходов состояний (за последовательная логика ).

Обычно первоначальная конструкция стандартной ячейки разрабатывается на уровне транзистора в виде транзистор список соединений или же схематический Посмотреть. Список соединений - это узловое описание транзисторов, их соединений друг с другом и их выводов (портов) с внешней средой. Схематический вид может быть создан с помощью ряда различных Системы автоматизированного проектирования (CAD) или Автоматизация электронного проектирования (EDA) программы, обеспечивающие Графический интерфейс пользователя (GUI) для этого процесса генерации списка соединений. Дизайнеры используют дополнительные программы САПР, такие как СПЕЦИЯ для имитации электронного поведения списка соединений, объявляя входной стимул (формы волны напряжения или тока) и затем вычисляя отклик схемы во временной области (аналоговый). Моделирование проверяет, реализует ли список соединений желаемую функцию, и прогнозирует другие соответствующие параметры, такие как потребляемая мощность или задержка распространения сигнала.

Поскольку логические представления и представления списка соединений полезны только для абстрактного (алгебраического) моделирования, но не для изготовления устройств, физическое представление стандартной ячейки также должно быть разработано. Также называется вид макета, это самый низкий уровень абстракции дизайна в обычной практике проектирования. С производственной точки зрения компоновка СБИС стандартной ячейки является наиболее важным видом, поскольку она наиболее близка к реальной «производственной схеме» стандартной ячейки. Макет организован в базовые слои, которые соответствуют разным структурам транзисторных устройств, и соединить слои проводки и через слои, которые соединяют выводы транзисторных образований.[1] В соединить слои проводки обычно нумеруются и имеют конкретные через слои, представляющие определенные связи между каждым последовательным слоем. Непроизводственные слои также могут присутствовать в компоновке для целей Автоматизация проектирования, но многие слои используются явно для Место и маршрут (PNR) CAD-программы часто включаются в отдельные, но похожие Абстрактные Посмотреть. Абстрактное представление часто содержит гораздо меньше информации, чем макет, и может быть распознано как Формат извлечения макета (LEF) или аналогичный.

После создания макета часто используются дополнительные инструменты САПР для выполнения ряда общих проверок. Проверка правил проектирования (DRC) выполняется для проверки соответствия конструкции литейным и другим требованиям к компоновке. А Паразитарное удаление Затем выполняется (PEX) для создания списка соединений PEX с паразитными свойствами из макета. Узловые соединения этого списка соединений затем сравниваются с соединениями схематического списка соединений с Макет против схемы (LVS) для проверки эквивалентности моделей подключения.[2]

После этого список соединений PEX может быть смоделирован снова (поскольку он содержит паразитные свойства) для получения более точных моделей синхронизации, мощности и шума. Эти модели часто характеризует (содержится) в Synopsys Формат свободы, но другие Verilog форматы также могут быть использованы.

Наконец, мощный Место и маршрут (PNR) инструменты могут использоваться, чтобы собрать все воедино и синтезировать (генерировать) Очень крупномасштабная интеграция (VLSI) макеты в автоматическом режиме из списков соединений и планов этажей более высокого уровня.

Кроме того, ряд других инструментов САПР может использоваться для проверки других аспектов видов и моделей ячеек. И другие файлы могут быть созданы для поддержки различных инструментов, которые используют стандартные ячейки по множеству других причин. Все эти файлы, созданные для поддержки использования всех стандартных вариантов ячеек, вместе известны как стандартная библиотека ячеек.

Для типичной логической функции существует множество различных функционально эквивалентных списков соединений транзисторов. Аналогичным образом, для типичного списка соединений существует множество различных схем, которые соответствуют параметрам производительности списка соединений. Задача разработчика состоит в том, чтобы минимизировать стоимость изготовления стандартной компоновки элемента (обычно за счет минимизации площади кристалла схемы), при этом соблюдая требования к скорости и мощности элемента. Как следствие, макет интегральной схемы это очень трудоемкая работа, несмотря на наличие средств проектирования, помогающих в этом процессе.

Библиотека

Стандартная библиотека ячеек - это набор низкоуровневых электронных логические функции такие как AND, OR, INVERT, триггеры, защелки и буферы. Эти ячейки реализованы как полностью настраиваемые ячейки фиксированной высоты и переменной ширины. Ключевым аспектом этих библиотек является то, что они имеют фиксированную высоту, что позволяет размещать их рядами, упрощая процесс автоматизированного цифрового макета. Ячейки обычно являются оптимизированными полностью настраиваемыми макетами, которые минимизируют задержки и площадь.

Типичная библиотека стандартных ячеек содержит два основных компонента:

  1. База данных библиотеки - состоит из ряда представлений, часто включая макет, схему, символы, абстрактные и другие логические представления или представления моделирования. Исходя из этого, различная информация может быть захвачена в ряде форматов, включая формат Cadence LEF и формат Synopsys Milkyway, которые содержат сокращенную информацию о компоновке ячеек, достаточную для автоматизированных инструментов «Размещение и маршрут».
  2. Сроки Аннотация - Обычно в Формат свободы, чтобы предоставить функциональные определения, синхронизацию, мощность и информацию о шуме для каждой ячейки.

Библиотека стандартных ячеек может также содержать следующие дополнительные компоненты:[3]

Пример - простой XOR логический вентиль, который может быть сформирован из вентилей ИЛИ, ИНВЕРТИРОВАТЬ и И.

Применение стандартной ячейки

Строго говоря, функции И-НЕ или ИЛИ-ИЛИ с двумя входами достаточно для формирования любого произвольного набора булевых функций. Но в современном дизайне ASIC методология стандартных ячеек практикуется с большой библиотекой (или библиотеками) ячеек. Библиотека обычно содержит несколько реализаций одной и той же логической функции, различающихся по площади и скорости.[3] Это разнообразие повышает эффективность инструментов автоматического синтеза, размещения и маршрута (SPR). Косвенно это также дает проектировщику большую свободу в выборе компромиссов при реализации (площадь, скорость и потребление энергии). Полную группу описаний стандартных ячеек обычно называют технологическая библиотека.[3]

В продаже Автоматизация электронного проектирования (EDA) инструменты используют технологические библиотеки для автоматизации синтеза, размещения и маршрутизации цифровых ASIC. Технологическая библиотека разрабатывается и распространяется Литейный завод оператор. Библиотека (вместе с форматом списка соединений проекта) является основой для обмена проектной информацией между различными фазами процесса SPR.

Синтез

Используя логическое представление ячейки технологической библиотеки, Логический синтез инструмент выполняет процесс математического преобразования ASIC уровень регистрации-передачи (RTL) описание в технологически зависимый список соединений. Этот процесс аналогичен программному компилятору, преобразующему высокоуровневый листинг C-программы в зависящий от процессора листинг на языке ассемблера.

Список соединений представляет собой стандартное представление дизайна ASIC на уровне логического представления. Он состоит из экземпляров ворот библиотеки стандартных ячеек и соединения портов между воротами. Правильные методы синтеза обеспечивают математическую эквивалентность синтезированного списка соединений и исходного описания RTL. Список соединений не содержит неотображенных операторов RTL и объявлений.

В синтез высокого уровня Инструмент выполняет процесс преобразования описания моделей C-уровня (SystemC, ANSI C / C ++) в технологически зависимый список соединений.

Размещение

В размещение Инструмент запускает физическую реализацию ASIC. С помощью двухмерного плана этажа, предоставленного проектировщиком ASIC, инструмент размещения назначает местоположения для каждого элемента в списке соединений. Результирующий поставленные ворота netlist содержит физическое расположение каждой из стандартных ячеек netlist, но сохраняет абстрактное описание того, как терминалы шлюзов связаны друг с другом.

Обычно стандартные ячейки имеют постоянный размер, по крайней мере, в одном измерении, что позволяет выстраивать их в ряды на Интегральная схема. Чип будет состоять из огромного количества рядов (с питанием и заземлением, идущими рядом с каждым рядом), причем каждый ряд заполнен различными ячейками, составляющими фактический дизайн. Россыпи подчиняются определенным правилам: Каждым воротам назначается уникальное (исключительное) место на карте кубика. Данные ворота размещаются один раз и не могут занимать или перекрывать расположение любых других ворот.

Маршрутизация

Используя список соединений размещенных ворот и вид макета библиотеки, маршрутизатор добавляет линии подключения сигналов и линии питания. Полностью маршрутизированный физический список соединений содержит список логических элементов из синтеза, размещение каждого шлюза из размещения и нарисованные межсоединения из маршрутизации.

DRC / LVS

Смоделированные литографические и другие производственные дефекты, видимые в небольшой стандартной ячейке.

Проверка правил проектирования (ДРК) и Макет против схемы (LVS) - это процессы проверки.[2] Изготовление надежных приборов на современных субмикронных глубинах (0,13 мкм и ниже) требует строгого соблюдения правил размещения транзисторов, толщины металлического слоя и плотности мощности. DRC исчерпывающе сравнивает физический список соединений с набором «правил проектирования литейного цеха» (от оператора литейного производства), а затем отмечает любые наблюдаемые нарушения.

Процесс LVS подтверждает, что макет имеет ту же структуру, что и связанная схема; обычно это последний шаг в процессе верстки.[2] Инструмент LVS принимает в качестве входных данных схематическую диаграмму и извлеченный вид из макета. Затем он генерирует список соединений из каждого и сравнивает их. Сравниваются узлы, порты и размеры устройства. Если они совпадают, LVS проходит, и дизайнер может продолжить. LVS склонен считать, что отводы транзисторов аналогичны сверхшироким транзисторам. Таким образом, 4 транзистора (каждый шириной 1 мкм), включенные параллельно, транзистор с 4 штырьками 1 мкм или транзистор 4 мкм просматриваются инструментом LVS одинаково. Функциональность файлов .lib будет взята из моделей SPICE и добавлена ​​как атрибут файла .lib.

Другие методики на основе ячеек

«Стандартная ячейка» попадает в более общий класс потоков автоматизации проектирования, называемый проектированием на основе ячеек. Структурированные ASIC, ПЛИС, и CPLD являются вариациями конструкции на основе ячеек. С точки зрения дизайнера, все используют один и тот же интерфейс ввода: RTL-описание дизайна. Однако эти три метода существенно отличаются в деталях потока SPR (синтез, размещение и маршрутизация) и физической реализации.

Мера сложности

Для цифровых стандартных конструкций ячеек, например, в CMOS, общая независимая от технологии метрика для измерения сложности - эквиваленты ворот (GE).

Смотрите также

Рекомендации

  1. ^ а б А. Канг и др .: «Физический дизайн СБИС: от разделения графа до закрытия по времени», Springer (2011), Дои:10.1007/978-90-481-9591-6, ISBN  978-90-481-9590-9С. 12-14.
  2. ^ а б c А. Канг и др .: «Физический дизайн СБИС: от разделения графа до закрытия по времени», Springer (2011), Дои:10.1007/978-90-481-9591-6, ISBN  978-90-481-9590-9, п. 10.
  3. ^ а б c D. Jansen et al. "Справочник по автоматизации проектирования электроники", Springer (2003 г.), Дои:10.1007/978-0-387-73543-6, ISBN  978-14-020-7502-5С. 398-420.

внешняя ссылка

  • Технология СБИС - Этот сайт содержит вспомогательные материалы для книги, которую пишет Грэм Петли, Искусство дизайна стандартных библиотек ячеек
  • Государственный университет Оклахомы - Этот сайт содержит вспомогательные материалы для полной стандартной библиотеки ячеек System on Chip, в которой используются общедоступные и инструменты Mentor Graphics / Synopsys / Cadence Design System.

Стандартные области ячеек в CBIC построены из рядов стандартных ячеек, как стена, сложенная из кирпичей.