Логический блок - Logic block

В вычисление, а логический блок или же настраиваемый логический блок (CLB) является фундаментальным строительным блоком программируемая вентильная матрица (FPGA) технология. Логические блоки могут быть настроены инженером для обеспечения реконфигурируемый логические ворота.

Логические блоки являются наиболее распространенной архитектурой FPGA и обычно размещаются в массиве логических блоков. Для логических блоков требуются площадки ввода-вывода (для взаимодействия с внешними сигналами) и каналы маршрутизации (для соединения логических блоков).

Программируемые логические блоки были изобретены Дэвидом У. Пейджем и Луверном Р. Петерсоном и определены в их патентах 1985 года.[1][2]

Приложения

Схема приложения должна быть отображена в FPGA с соответствующими ресурсами. В то время как количество требуемых логических блоков и входов / выходов легко определяется на основе проекта, количество необходимых дорожек маршрутизации может значительно различаться даже между проектами с одинаковым объемом логики.

Например, поперечный переключатель требует гораздо большей маршрутизации, чем систолический массив с тем же числом ворот. Поскольку неиспользуемые дорожки маршрутизации увеличивают стоимость (и снижают производительность) детали без каких-либо преимуществ, производители ПЛИС стараются предоставить ровно столько дорожек, чтобы большинство проектов подходили с точки зрения Таблицы поиска (LUT) и ввод / вывод могут быть маршрутизированы. Это определяется оценками, например, полученными из Правило аренды или экспериментируя с существующими проектами.

ПЛИС также широко используются для проверки систем, включая проверку до кристалла, проверку после кристалла и разработку микропрограмм. Это позволяет производителям микросхем проверять свою конструкцию до того, как микросхема будет произведена на заводе, что сокращает время вывода на рынок.

Архитектура

Упрощенный пример иллюстрации логической ячейки

Как правило, логический блок состоит из нескольких логических ячеек (называемых ALM, LE, Slice и т. Д.). Типичная ячейка состоит из 4-х входных LUT, а Полный сумматор (FA) и D-типа резкий поворот, как показано справа. LUT на этом рисунке разделены на две LUT с 3 входами. В нормальный режим они объединены в LUT с 4 входами через левую мультиплексор. В арифметика в режиме их выходы подаются на ТВС. Выбор режима программируется в среднем мультиплексоре. Выход может быть синхронным или асинхронным, в зависимости от программирования мультиплексора справа, как показано на рисунке. На практике вся или части FA помещаются в LUT в качестве функций для экономии места.[3][4][5]

Логические блоки обычно содержат несколько ALM / LE / Slices. ALM и срезы обычно содержат 2 или 4 структуры, аналогичные рисунку в примере, с некоторыми общими сигналами.

В последние годы производители начали переходить на 6-входные LUT в своих высокопроизводительных компонентах, заявляя о повышении производительности.[6]

3D Архитектура

Чтобы уменьшить размер и энергопотребление ПЛИС, такие производители, как Tabula и Xilinx, представили новые трехмерные или многослойные архитектуры.[7][8] После выпуска своих 28-нанометровых ПЛИС серии 7 компания Xilinx сообщила, что некоторые из деталей с самой высокой плотностью в этих линейках продуктов ПЛИС будут построены с использованием нескольких матриц в одном корпусе с использованием технологии, разработанной для трехмерной конструкции и сборок с набором кристаллов. Технология размещает несколько (три или четыре) активных кристалла ПЛИС бок о бок на кремнии. посредник - цельный кремниевый элемент, несущий пассивное межсоединение.[8][9] Конструкция с несколькими кристаллами также позволяет создавать разные части ПЛИС с использованием различных технологий обработки, поскольку требования к процессу различаются для самой матрицы ПЛИС и высокоскоростных последовательных трансиверов 28 Гбит / с. Построенная таким образом ПЛИС называется гетерогенная ПЛИС.[10]

Внешний ввод / вывод

Расположение выводов логического блока

Поскольку тактовые сигналы (а часто и другие высокиеразветвление сигналы) обычно маршрутизируются через специализированные сети маршрутизации (т. е. глобальные буферы) в коммерческих ПЛИС, они и другие сигналы управляются отдельно.

В этом примере архитектуры расположение выводов логического блока FPGA показано справа.

Каждый вход доступен с одной стороны логического блока, а выходной контакт может подключаться к проводам маршрутизации как в канале справа, так и в канале под логическим блоком.

Каждый выходной контакт логического блока может подключаться к любому из сегментов проводки в каналах, примыкающих к нему.

Точно так же панель ввода-вывода может подключаться к любому из сегментов проводки в канале, примыкающем к ней. Например, площадка ввода-вывода в верхней части микросхемы может подключаться к любому из проводов W (где W - ширина канала) в горизонтальном канале непосредственно под ним.

Маршрутизация

Как правило, маршрутизация FPGA несегментирована. То есть каждый сегмент проводки охватывает только один логический блок, прежде чем он завершится в коммутационной коробке. Включив некоторые из программируемых переключателей внутри распределительной коробки, можно построить более длинные пути. Для более высокоскоростного соединения в некоторых архитектурах FPGA используются более длинные линии маршрутизации, охватывающие несколько логических блоков.

Топология распределительной коробки

Когда вертикальный и горизонтальный каналы пересекаются, появляется переключатель. В этой архитектуре, когда провод входит в распределительную коробку, есть три программируемых переключателя, которые позволяют ему подключаться к трем другим проводам в соседних сегментах канала. Шаблон или топология коммутаторов, используемых в этой архитектуре, представляет собой планарную или доменную топологию коммутатора. В этой топологии коммутационной коробки провод на дорожке номер один подключается только к проводам на дорожке номер один в соседних сегментах канала, провода на дорожке 2 подключаются только к другим проводам на дорожке номер 2 и так далее. На рисунке справа показаны соединения в распределительной коробке.

Как правило, все каналы маршрутизации имеют одинаковую ширину (количество проводов). Несколько площадок ввода-вывода могут уместиться по высоте одной строки или ширине одного столбца в массиве.

Жесткие блоки

Современные семейства FPGA расширяют вышеупомянутые возможности, включая функциональность более высокого уровня, закрепленную в кремнии. Наличие этих общих функций, встроенных в кремний, уменьшает требуемую площадь и увеличивает скорость этих функций по сравнению с их сборкой из примитивов. Примеры этого включают умножители, общие блоки DSP, встроенные процессоры, высокоскоростную логику ввода-вывода и встроенную память.

ПЛИС более высокого уровня могут содержать высокоскоростные мультигигабитные трансиверы и жесткие IP-ядра такие как ядра процессора, Ethernet MAC, PCI /PCI Express контроллеры и контроллеры внешней памяти. Эти ядра существуют вместе с программируемой структурой, но они построены из транзисторов вместо LUT, поэтому они имеют производительность и энергопотребление на уровне ASIC, не потребляя при этом значительного количества ресурсов фабрики, оставляя большую часть фабрики свободной для логики, зависящей от приложения. Мультигигабитные трансиверы также содержат высокопроизводительные аналоговые схемы ввода и вывода, а также высокоскоростные сериализаторы и десериализаторы, компоненты, которые не могут быть построены из LUT. Функциональность более высокого уровня PHY, такая как линейное кодирование могут или не могут быть реализованы вместе с сериализаторами и десериализаторами в жесткой логике, в зависимости от FPGA.

Тактовые сигналы

Большая часть схем, встроенных в ПЛИС, является синхронной схемой, которая требует тактового сигнала. ПЛИС содержат выделенные глобальные и региональные сети маршрутизации для синхронизации и сброса, поэтому их можно доставить с минимальными затратами. перекос. Кроме того, ПЛИС обычно содержат аналоговые ФАПЧ и / или DLL компоненты для синтеза новых тактовых частот, а также ослабления дрожь. Сложные конструкции могут использовать несколько тактовых генераторов с разными частотными и фазовыми соотношениями, каждый из которых формирует отдельные тактовые области. Эти тактовые сигналы могут генерироваться локально генератором или могут быть восстановлены из высокоскоростного последовательного потока данных. Необходимо соблюдать осторожность при строительстве пересечение домена часов схемотехника, чтобы избежать метастабильности. ПЛИС обычно содержат блочные ОЗУ, которые могут работать как двухпортовые ОЗУ с разными тактовыми частотами, помогая в создании FIFO и двухпортовых буферов, которые соединяют разные тактовые области.

Рекомендации

  1. ^ Патентный поиск Google ",Перепрограммируемый PLA ". Подана 11 января 1983 года. Отправлена ​​2 апреля 1985 года. Проверено 5 февраля 2009 года.
  2. ^ Патентный поиск Google ",PLA с динамическим перепрограммированием данных ". Подана 11 января 1983 года. Отправлена ​​18 июня 1985 года. Проверено 5 февраля 2009 года.
  3. ^ http://www.altera.com/literature/hb/cyc2/cyc2_cii51002.pdf
  4. ^ «Документация: устройства Stratix IV» (PDF). Altera.com. 2008-06-11. Архивировано из оригинал (PDF) на 2011-09-26. Получено 2013-05-01.
  5. ^ http://www.xilinx.com/support/documentation/user_guides/ug070.pdf
  6. ^ http://www.origin.xilinx.com/support/documentation/white_papers/wp245.pdf
  7. ^ Дин Такахаши, VentureBeat. "Соединение с Intel помогло стартапу Tabula собрать 108 миллионов долларов. "2 мая 2011 г. Проверено 13 мая 2011 г.
  8. ^ а б Лоуренс Латиф, Исследователь. "Производитель ПЛИС утверждает, что нарушил закон Мура. »27 октября 2010 г. Проверено 12 мая 2011 г.
  9. ^ EDN Europe. "Xilinx применяет трехмерную упаковку с многослойными матрицами. "1 ноября 2010 г. Проверено 12 мая 2011 г.
  10. ^ http://www.xilinx.com/support/documentation/white_papers/wp380_Stacked_Silicon_Interconnect_Technology.pdf

Смотрите также