Verilog-AMS - Verilog-AMS

Verilog-AMS является производной от Verilog язык описания оборудования который включает в себя расширения аналоговых и смешанных сигналов (AMS) для определения поведения систем аналоговых и смешанных сигналов. Он расширяет циклы моделирования на основе событий Verilog / SystemVerilog / VHDL с помощью имитатора непрерывного времени, который решает дифференциальные уравнения в аналоговой области. Оба домена связаны: аналоговые события могут запускать цифровые действия и наоборот.[1]

Обзор

Стандарт Verilog-AMS был создан с целью дать разработчикам аналоговых и смешанных сигнальных систем и интегральных схем возможность создавать и использовать модули, которые инкапсулируют высокоуровневые описания поведения, а также структурные описания систем и компонентов.[2][3][4]

Verilog-AMS - это стандартный в отрасли язык моделирования для схем со смешанными сигналами. Он обеспечивает семантику моделирования как в непрерывном времени, так и в управлении событиями, поэтому подходит для аналоговых, цифровых и смешанных аналогово-цифровых схем. Он особенно хорошо подходит для проверки очень сложных аналоговых, смешанных сигналов и ВЧ интегральных схем.[5]

Verilog и Verilog / AMS - это не процедурные языки программирования, а основанные на событиях языки описания оборудования (ЛПВП). Таким образом, они предоставляют сложные и мощные языковые функции для определения и синхронизации параллельных действий и событий. С другой стороны, многие действия, определенные в операторах программы HDL, могут выполняться параллельно (что-то вроде потоков и тасклетов на процедурных языках, но гораздо более детализировано). Однако Verilog / AMS можно объединить с процедурными языками, такими как язык ANSI C, используя Процедурный интерфейс Verilog симулятора, который упрощает реализацию набора тестов и позволяет взаимодействовать с унаследованным кодом или оборудованием тестовой среды.

Первоначальным намерением комитета Verilog-AMS был единый язык для аналогового и цифрового дизайна, однако из-за задержек в процессе слияния он остается на прежнем уровне. Accellera пока Verilog эволюционировал в SystemVerilog и перешел в IEEE.

Пример кода

Verilog / AMS - это надмножество цифрового HDL Verilog, поэтому все операторы в цифровой области работают как в Verilog (см. там примеры). Все аналоговые части работают как в Verilog-A.

В следующем примере кода в Verilog-AMS показан ЦАП, который является примером аналоговой обработки, которая запускается цифровым сигналом:

`включить "constants.vams"`включить "дисциплины.вамс"// Простая модель ЦАПмодуль dac_simple(вне, clk, шум, vref);		// Параметры	параметр целое число биты = 4 из [1:24];	параметр целое число тд = 1п из[0:инф);  // Задержка обработки ЦАП		// Определяем ввод / вывод	Вход clk, vref;	Вход [биты-1:0] шум;	выход вне;			// Определяем типы портов	логика clk;	логика [биты-1:0] шум;	электрические  вне, vref;		// Внутренние переменные	настоящий aout_new, ссылка;	целое число я;		// Изменяем сигнал в аналоговой части	аналог начинать		@(поза clk) начинать // Изменяем вывод только для нарастающего фронта тактового сигнала						aout_new = 0;			ссылка = V(vref);						за(я=0; я<биты; я=я+1) начинать				ссылка = ссылка/2;				aout_new = aout_new + ссылка * шум[я];			конец		конец			V(вне) <+ переход(aout_new, тд, 5п); // Получим более плавный переход при изменении выходного уровня	конецконечный модуль

Модель АЦП считывает аналоговые сигналы в цифровых блоках:

`включить "constants.vams"`включить "дисциплины.вамс"// Простая модель АЦПмодуль adc_simple(clk, dout, vref, вин);		// Параметры	параметр целое число биты = 4 из[1:24]; // Количество бит	параметр целое число тд = 1 из[0:инф);  // Задержка обработки АЦП		// Определяем ввод / вывод	Вход clk, вин, vref;	выход [биты-1:0] dout;		// Определяем типы портов	электрические vref, вин;	логика clk;	рег [биты-1:0] dout;		// Внутренние переменные	настоящий ссылка, образец;	целое число я;			исходный начинать		dout = 0;	конец	// Выполнение выборки в цифровых блоках для нарастающего фронта тактового сигнала	всегда @(поза clk) начинать				образец = V(вин);		ссылка = V(vref);					за(я=0; я<биты; я=я+1) начинать						ссылка = ссылка/2;							если(образец > ссылка) начинать				dout[я] <= #(тд) 1;				образец = образец - ссылка;			конец			еще				dout[я] <= #(тд) 0;		конец	конецконечный модуль

Смотрите также

Рекомендации

  1. ^ Семантика планирования указана в разделе 8 Справочного руководства по языку Verilog / AMS.
  2. ^ Группа аналоговых смешанных сигналов Accellera Verilog, "Обзор", http://www.verilog.org/verilog-ams/htmlpages/overview.html
  3. ^ Справочное руководство по языку Verilog-AMS
  4. ^ Руководство разработчика по Verilog-AMS
  5. ^ Проверка сложных аналоговых интегральных схем В архиве 18 октября 2006 г. в г. Wayback Machine

внешняя ссылка

  • И. Миллер и Т. Кассанес, "Verilog-AMS упрощает моделирование смешанных сигналов", Технические материалы Международной конференции 2000 года по моделированию и моделированию микросистем, стр. 305–308, Доступно: https://web.archive.org/web/20070927051749/http://www.nsti.org/publ/MSM2000/T31.01.pdf

Общий

Реализации с открытым исходным кодом