Список тренажеров HDL - Википедия - List of HDL simulators
 | Эта статья поднимает множество проблем. Пожалуйста помоги Улучши это или обсудите эти вопросы на страница обсуждения. (Узнайте, как и когда удалить эти сообщения-шаблоны) (Узнайте, как и когда удалить этот шаблон сообщения)
|
Симуляторы HDL программные пакеты, моделирующие выражения, написанные на одном из языки описания оборудования, Такие как VHDL, Verilog, SystemVerilog.
Эта страница предназначена для перечисления текущих и исторических HDL симуляторы, ускорители, эмуляторы и др.
Фирменные тренажеры
| Название симулятора | Автор / компания | Языки | Описание |
|---|---|---|---|
| Актив-ЛПВП / Ривьера-ПРО | Альдек | VHDL-1987, -1993, -2002, -2008, -2018 V1995, V2001, V2005, SV2009, SV2012 | Симулятор с полной средой проектирования, предназначенный для приложений FPGA. Aldec лицензирует Active-HDL для Lattice Semiconductor, поставщика ПЛИС, и базовый механизм можно найти в пакетах для проектирования Lattice. В то время как ActiveHDL является недорогим продуктом, Aldec также предлагает более дорогой и высокопроизводительный симулятор под названием «Riviera-PRO». Обладая расширенными возможностями отладки, он нацелен на проверку больших устройств FPGA и ASIC с использованием расширенных методологий проверки, таких как проверка на основе утверждений и UVM. |
| Aeolus-DS | Huada Empyrean Software Co., Ltd | V2001 | Aeolus-DS является частью симулятора Aeolus, который предназначен для моделирования схемы смешанного сигнала. Aeolus-DS поддерживает чистое моделирование Verilog. |
| CVC | Автоматизация проектирования тахионов | V2001, V2005 | CVC - это симулятор, скомпилированный на Verilog HDL. CVC может моделировать как в интерпретируемом, так и в скомпилированном режиме. |
| HiLo | Терадин | Используется в 1980-х годах. | |
| Incisive Enterprise Simulator ('большая тройка') | Системы дизайна Cadence | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Cadence изначально приобрела Gateway Design, тем самым приобретя Verilog-XL. В ответ на конкуренцию со стороны более быстрых симуляторов, Cadence разработала собственный симулятор на компилируемом языке NC-Verilog. Современная версия семейства NCsim, называемая Incisive Enterprise Simulator, включает поддержку Verilog, VHDL и SystemVerilog. Он также обеспечивает поддержку языка проверки e и быстрое ядро моделирования SystemC. |
| Симулятор ISE | Xilinx | VHDL-93, V2001 | Симулятор Xilinx поставляется в комплекте с ISE Design Suite. ISE Simulator (ISim) обеспечивает поддержку моделирования на смешанном языке, включая, помимо прочего, моделирование конструкций, предназначенных для FPGA и CPLD Xilinx. |
| Симулятор облака метрик | Метрики Технологии | SV2012 | Симулятор SystemVerilog, используемый на облачной платформе Metrics. Включает все стандартные функции современного симулятора SystemVerilog, включая отладку, API, поддержку языка и средств тестирования. |
| ModelSim и Questa ('большая тройка') | Наставник Графика | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Первоначальный симулятор Modeltech (VHDL) был первым симулятором на разных языках, способным имитировать объекты проектирования VHDL и Verilog вместе. В 2003 году ModelSim 5.8 стал первым симулятором, который начал поддерживать функции стандарта Accellera SystemVerilog 3.0.[1] В 2005 году Mentor представил Questa для обеспечения высокопроизводительного моделирования Verilog и SystemVerilog и расширения возможностей проверки до более продвинутых методологий, таких как проверка на основе утверждений и функциональное покрытие. Сегодня Questa является ведущим высокопроизводительным симулятором SystemVerilog и Mixed, поддерживающим полный набор методологий, включая отраслевые стандарты OVM и UVM. ModelSim по-прежнему является ведущим симулятором для проектирования ПЛИС. |
| MPSim | Axiom Design Automation | V2001, V2005, SV2005, SV2009 | MPsim - это быстро компилируемый симулятор с полной поддержкой Verilog, SystemVerilog и SystemC. Он включает в себя Designer, интегрированную среду отладки Verilog и SystemVerilog и имеет встроенную поддержку моделирования нескольких процессоров. |
| PureSpeed | Линия фронта | V1995 | Первый симулятор Verilog, доступный в ОС Windows. У симулятора был циклический аналог под названием CycleDrive. FrontLine был продан Аванту! в 1998 году, который позже был приобретен Synopsys в 2002 году. Synopsys прекратила выпуск Purespeed в пользу своего хорошо зарекомендовавшего себя симулятора VCS. |
| Симулятор Quartus II (Qsim) | Альтера | VHDL-1993, V2001, SV2005 | Симулятор Altera в комплекте с программным обеспечением для проектирования Quartus II версии 11.1 и более поздних. Поддерживает Verilog, VHDL и AHDL. |
| СИЛОСЫ | Сильвако | IEEE-1364-2001 | Silos III от SimuCad как один из недорогих интерпретируемых симуляторов Verilog пользовался большой популярностью в 1990-х годах. После того, как Silvaco приобрела SimuCad, Silos стал частью набора инструментов Silvaco EDA. |
| ПОДОБНЫЙ VHDL | Симфония EDA | VHDL-1993 | Еще один недорогой симулятор VHDL с графическим пользовательским интерфейсом и встроенным средством просмотра сигналов. Их веб-сайт давно не обновлялся. Вы больше не можете приобретать программное обеспечение. Бесплатная версия работает, но вам нужно запросить лицензию по электронной почте. |
| РАЗГРОМИТЬ | Интеграция с дельфинами | V1995, V2001, VHDL-1993 | SMASH - это многоязычный симулятор смешанных сигналов для проектов IC или PCB. Оно использует СПЕЦИЯ синтаксис для аналоговых описаний, Verilog-HDL и VHDL для цифровых, Verilog-A / AMS, VHDL-AMS и ABCD (комбинация SPICE и C) для аналоговых поведенческих алгоритмов и C для алгоритмов DSP. |
| Speedsim | Системы дизайна Cadence | V1995 | Тренажер на основе цикла, первоначально разработанный в DEC. Разработчики DEC выделились, чтобы сформировать Quickturn Design Systems. Позже Quickturn была приобретена компанией Cadence, которая прекратила выпуск продукта в 2005 году. Speedsim отличался инновационной архитектурой со срезами битов, которая поддерживала параллельное моделирование до 32 тестов. |
| Супер-FinSim | Финтроник | V2001 | Этот симулятор доступен на нескольких платформах и соответствует требованиям IEEE 1364-2001. |
| TEGAS / Texsim | TEGAS / CALMA / GE | TDL (язык дизайна Tegas) | Впервые описано в статье 1972 года, использованной в 1980-х годах такими поставщиками ASIC, как LSI Logic, GE. |
| VCS ('большая тройка') | Synopsys | VHDL-1987, -1993, -2002, -2008, V2001, SV2005, SV2009, SV2012 | Первоначально разработанный Джоном Сангинетти, Питером Эйхенбергером и Майклом МакНамарой в рамках стартапа Chronologic Simulation, который был приобретен ViewLogic Systems в 1994 году. ViewLogic впоследствии был приобретен Synopsys в 1997 году. VCS постоянно активно развивалась и стала пионером в моделировании скомпилированного кода. , собственная тестовая среда и поддержка SystemVerilog, а также технологии унифицированного компилятора. Сегодня VCS обеспечивает всестороннюю поддержку всех методологий и языков функциональной верификации (включая VHDL, Verilog, SystemVerilog, Verilog AMS, SystemC и C / C ++) и передовых технологий моделирования, включая низкое энергопотребление, x-распространение, анализ недостижимости и штрафы. -зернистый параллелизм. |
| Verilogger Extreme, Verilogger Pro | SynaptiCAD | V2001, V1995 | Verilogger Pro - это недорогой интерпретируемый симулятор, основанный на кодовой базе VeriWell Эллиота Медника. Verilogger Extreme - это новый симулятор скомпилированного кода, который совместим с Verilog-2001 и намного быстрее, чем Pro. |
| Verilog-XL | Системы дизайна Cadence | V1995 | Первоначальный симулятор Verilog, Verilog-XL от Gateway Design был первым (и единственным на время) симулятором Verilog, прошедшим квалификацию для утверждения ASIC (проверки). После приобретения компанией Cadence Design Systems Verilog-XL очень мало изменился за эти годы, сохранив интерпретируемый языковой движок и заморозив языковую поддержку на Verilog-1995. Cadence рекомендует Incisive Enterprise Simulator для новых дизайнерских проектов, поскольку XL больше не получает активной разработки. Тем не менее, XL продолжает находить применение в компаниях с большой кодовой базой устаревшего Verilog. Многие ранние кодовые базы Verilog можно правильно моделировать только в Verilog-XL из-за различий в языковой реализации других симуляторов. |
| Веритак | Sugawara Systems | V2001 | Он недорогой и основан только на Windows. Он может похвастаться встроенным средством просмотра сигналов и быстрым выполнением. |
| Симулятор Вивадо | Xilinx | VHDL-93, V2001, V2005, SV2009, SV2012 | Симулятор Vivado от Xilinx входит в состав Дизайнерский люкс Vivado. Это симулятор на скомпилированном языке, который поддерживает смешанный язык, сценарии TCL, зашифрованный IP-адрес и расширенную проверку. Vivado нацелен на более крупные FPGA Xilinx и постепенно заменяет ISE в качестве основной цепочки инструментов. По состоянию на середину 2014 года Vivado охватывала ПЛИС среднего и большого размера Xilinx, а ISE - ПЛИС среднего и меньшего размера, а также все CPLD. |
| Z01X | WinterLogic (приобретена Synopsys 2016) | V2001, SV2005 | Разработан как имитатор неисправностей, но может также использоваться как имитатор логики. |
Некоторые несвободные проприетарные симуляторы (такие как ModelSim) доступны в студенческой или оценочной / демонстрационной версиях. В этих выпусках обычно отключены многие функции и произвольные ограничения на размер моделирования, но они предлагаются бесплатно.
Бесплатные симуляторы с открытым исходным кодом
| Название симулятора | Лицензия | Автор / компания | Поддерживаемые языки | Описание |
|---|---|---|---|---|
| Каскад | BSD | VMware Research | V2005 (большое подмножество) | Своевременный симулятор и компилятор Verilog для ПЛИС, позволяющий мгновенно запускать как синтезируемый, так и несинтезируемый Verilog на оборудовании |
| GPL Cver | GPL | Программное обеспечение Pragmatic C | V1995, минимальный V2001 | Это симулятор с открытым исходным кодом GPL. Это чистый симулятор. Этот симулятор не полностью соответствует стандарту IEEE 1364-2001. Он не поддерживает функции создания и константы. |
| Икар Верилог | GPL2 + | Стивен Уильямс | V1995, V2001, V2005, ограниченный SV2005 / SV2009 | Также известен как иверилог. Хорошая поддержка Verilog 2005, включая операторы генерации и постоянные функции. |
| ПОДЪЕМ | А. Бозио, Дж. Ди Натале (ЛИРММ) | V1995 | LIFTING (LIRMM Fault Simulator) - это симулятор с открытым исходным кодом, способный выполнять как логическое моделирование, так и моделирование отказов для одиночных / множественных застрявших отказов и одиночных сбоев (SEU) в цифровых схемах, описанных в Verilog. | |
| OSS CVC | Художественная лицензия в стиле Perl | Автоматизация проектирования тахионов | V2001, V2005 | CVC - это симулятор, скомпилированный на Verilog HDL. CVC может моделировать как в интерпретируемом, так и в скомпилированном режиме. Исходный код доступен под художественной лицензией в стиле Perl. |
| TkGate | GPL2 + | Джеффри П. Хансен | V1995 | Управляемый событиями редактор цифровых схем и симулятор с tcl / tk GUI на основе Verilog. Включает симулятор Verilog Verga. |
| Верилятор | GPL3 | Veripool | Синтезируемый V1995, V2001, V2005, SV2005, SV2009, SV2012, SV2017 | Это очень высокоскоростной симулятор с открытым исходным кодом, который компилирует синтезируемый Verilog в многопоточный C ++ / SystemC. Код тестовой среды должен быть написан как синтезируемый RTL или как тестовая среда C ++ или SystemC. Verilator не поддерживает поведенческий синтаксис Verilog для написания Testbenches. Например, нет поддержки задач Verilog с операторами # и @ для генерации поведенческого кода драйвера тестовой среды. |
| Поведенческий симулятор Verilog (VBS) | GPL | Лэй Х. Тхо и Джимен Чинг | V1995 | Поддерживает функции, задачи и создание экземпляров модулей. По-прежнему не хватает многих функций, но в этом выпуске достаточно, чтобы студент VLSI мог использовать и изучать Verilog. Поддерживает только поведенческие конструкции Verilog и минимальные конструкции моделирования, такие как «начальные» утверждения. |
| VeriWell | GPL2 | Эллиот Медник | V1995 | Этот симулятор раньше был проприетарным, но недавно стал открытым по лицензии GPL. Соответствие 1364 недостаточно документировано. Он не полностью соответствует IEEE 1364-1995. |
| ISOTEL смешанный сигнал и домен | GPL | ngspice и Йосис сообщества и Изотель | V2005 | Смешанный сигнал с открытым исходным кодом ngspice симулятор в сочетании с программным обеспечением синтеза Verilog под названием Йосис и Изотель расширение для встроенного C / C ++ (или другого) совместного моделирования. |
| Название симулятора | Лицензия | Автор / компания | Поддерживаемые языки | Описание |
|---|---|---|---|---|
| FreeHDL | GPL2 + | VHDL-1987, VHDL-1993 | Проект по разработке бесплатного симулятора VHDL с открытым исходным кодом. | |
| GHDL | GPL2 + | Тристан Гинголд | VHDL-1987, VHDL-1993, VHDL-2002, частичный VHDL-2008 | GHDL - это полный симулятор VHDL, использующий технологию GCC. |
| Икар Верилог | GPL2 + | Мацей Сумински Стивен Уильямс | Добавлен препроцессор VHDL, конвертирующий VHDL в Verilog | |
| nvc | GPL3 | Ник Гассон | VHDL-1993 |
Ключ
| Тег | Описание |
|---|---|
| V1995 | IEEE 1364-1995 Verilog |
| V2001 | IEEE 1364-2001 Verilog |
| V2005 | IEEE 1364-2005 Verilog |
| SV2005 | IEEE 1800-2005 SystemVerilog |
| SV2009 | IEEE 1800-2009 SystemVerilog |
| SV2012 | IEEE 1800-2012 SystemVerilog |
| SV2017 | IEEE 1800-2017 SystemVerilog |
| VHDL-1987 | IEEE 1076 -1987 VHDL |
| VHDL-1993 | IEEE 1076 -1993 VHDL |
| VHDL-2002 | IEEE 1076 -2002 VHDL |
| VHDL-2008 | IEEE 1076 -2008 VHDL |
История
Программное обеспечение для моделирования HDL прошло долгий путь с момента своего зарождения как отдельный запатентованный продукт, предлагаемый одной компанией. Сегодня тренажеры доступны у многих продавцов по разным ценам, в том числе и по бесплатным. Для настольного / личного использования Aldec, Mentor, LogicSim, SynaptiCAD, TarangEDA и другие предлагают наборы инструментов стоимостью менее 5000 долларов США для платформы Windows 2000 / XP. Пакеты объединяют движок симулятора с полной средой разработки: текстовым редактором, средством просмотра сигналов и браузером уровня RTL. Кроме того, выпуски симулятора Aldec и ModelSim с ограниченной функциональностью можно бесплатно загрузить у их соответствующих OEM-партнеров (Microsemi, Altera, Lattice Semiconductor, Xilinx и т. Д.). Для тех, кто желает программного обеспечения с открытым исходным кодом, есть Икар Верилог, GHDL и другие.
Помимо настольного уровня, симуляторы корпоративного уровня предлагают более быстрое выполнение симуляции, более надежную поддержку смешанного языка (VHDL и Verilog ), и, что наиболее важно, проверены для точного по времени (с аннотациями SDF) моделирования на уровне ворот. Последний пункт критичен для ASIC ленточный процесс, когда база данных проекта передается в производство. (литейные производства полупроводников оговаривать использование инструментов, выбранных из утвержденного списка, чтобы проект заказчика получил статус подписи. Хотя заказчик не обязан выполнять какую-либо проверку подписи, огромная стоимость заказа пластин обычно обеспечивает тщательную проверку конструкции со стороны заказчика.) Три основных симулятора согласованного уровня включают Cadence Incisive Enterprise Simulator, Mentor ModelSim / SE и Synopsys VCS. Цены не публикуются открыто, но все три поставщика берут от 25 000 до 100 000 долларов США за рабочее место, годовую лицензию.
FPGA поставщикам не требуются дорогостоящие корпоративные симуляторы для проектирования. Фактически, большинство поставщиков включают OEM-версию стороннего симулятора HDL в свои комплекты для проектирования. Поставляемый в комплекте симулятор взят из редакции начального уровня или малой емкости и связан с библиотеками устройств поставщика FPGA. Для проектов, нацеленных на FPGA большой емкости, рекомендуется автономный симулятор, поскольку OEM-версии может не хватать мощности или скорости для эффективной обработки больших проектов.