Трехмерная интегральная схема - Three-dimensional integrated circuit

А трехмерная интегральная схема (3D IC) это MOS (металлооксидный полупроводник) Интегральная схема (IC) производятся путем штабелирования кремниевые пластины или же умирает и соединяя их по вертикали с помощью, например, сквозные кремниевые переходные отверстия (TSV) или соединения Cu-Cu, так что они ведут себя как единое устройство для повышения производительности при меньшей мощности и меньшей занимаемой площади по сравнению с традиционными двухмерными процессами. Трехмерная интегральная схема - одна из нескольких схем трехмерной интеграции, в которых используется направление z для достижения преимуществ электрических характеристик в микроэлектроника и наноэлектроника.

Трехмерные интегральные схемы можно классифицировать по уровню иерархии соединений на глобальном (упаковка ), промежуточный (контактная площадка) и местный (транзистор ) уровень.[1] В целом, трехмерная интеграция - это широкий термин, который включает такие технологии, как трехмерная упаковка на уровне пластин (3DWLP); Интеграция 2.5D и 3D на основе интерпозера; ИС с трехмерным стеком (3D-SIC); монолитные 3D ИС; Трехмерная неоднородная интеграция; и интеграция систем 3D.[2][3]

Международные организации, такие как Комитет по дорожной карте Jisso Technology (JIC) и Международная технологическая дорожная карта для полупроводников (ITRS) работали над классификацией различных технологий 3D-интеграции для дальнейшего установления стандартов и дорожных карт 3D-интеграции.[4] Начиная с 2010-х годов 3D-микросхемы широко используются для NAND флэш-память И в мобильные устройства.

Типы

3D-микросхемы против 3D-упаковки

3D-упаковка относится к схемам 3D-интеграции, которые полагаются на традиционные методы соединения, такие как проводное соединение и перевернуть чип для достижения вертикальных стеков. 3D-упаковка может быть распространена в 3D система в пакете (3D SiP) и 3D пакет уровня пластины (3D WLP), кристалл многослойной памяти, соединенный проводными связями, и пакет на пакете (PoP) конфигурации, соединенные между собой проводными соединениями или перевернутыми микросхемами, представляют собой трехмерные SiP, которые уже некоторое время находятся в массовом производстве и имеют хорошо налаженную инфраструктуру. PoP используется для вертикальной интеграции разнородных технологий, таких как 3D WLP, использует процессы уровня пластины, такие как слои перераспределения (RDL) и процессы столкновения пластин для формирования межсоединений.

2.5D посредник также является 3D WLP, который соединяет боковые стороны кристалла на кремниевом, стеклянном или органическом переходнике с помощью TSV и RDL. Во всех типах 3D-упаковки микросхемы в корпусе обмениваются данными с помощью внекристальной сигнализации, как если бы они были установлены в отдельных корпусах на обычной печатной плате.

Трехмерные ИС можно разделить на трехмерные стековые ИС (3D SIC), что относится к объединению микросхем в стек с использованием межсоединений TSV, и монолитных трехмерных ИС, которые используют производственные процессы для реализации трехмерных межсоединений на локальных уровнях внутрикристальной иерархии проводки, как установлено. далее ITRS, это приводит к прямым вертикальным межсоединениям между уровнями устройств. Первые примеры монолитного подхода можно увидеть в Samsung в 3D V-NAND устройств.[5]

Начиная с 2010-х годов, пакеты 3D IC широко используются для NAND flash память в мобильные устройства.[6]

Один хозяин умирает и три раба умирают

3D SiC

Рынок цифровой электроники требует большей плотности полупроводниковая память чип для обслуживания недавно выпущенных ЦПУ компонентов, и в качестве решения этой проблемы был предложен метод укладки нескольких кристаллов. JEDEC раскрыл предстоящий DRAM технология включает план укладки кристаллов "3D SiC" на "Server Memory Forum", 1-2 ноября 2011 г., Санта-Клара, Калифорния. В августе 2014 г. Samsung Electronics начал производство 64 ГБ SDRAM модули для серверов на базе новых DDR4 (удвоенная скорость передачи данных 4) с использованием пакетной технологии 3D TSV.[7] Новые предлагаемые стандарты для 3D-накопителя DRAM включают широкий ввод-вывод, широкий ввод-вывод 2, Гибридный куб памяти, Память с высокой пропускной способностью.

Монолитные 3D ИС

Монолитные 3D ИС строятся слоями на единой полупроводниковая пластина, что тогда нарезанный кубиками в 3D ИС. Существует только одна подложка, поэтому нет необходимости в выравнивании, утонении, склеивании или сквозные кремниевые переходные отверстия. Ограничения по температуре процесса устраняются путем разделения производства транзисторов на две фазы. Высокотемпературная фаза, которая выполняется перед переносом слоя с последующим переносом слоя с использованием ионная резка, также известный как перенос слоев, который использовался для получения Кремний на изоляторе (КНИ) вафли за последние два десятилетия. Множественные тонкие (в масштабе 10–100 нанометров) слои практически бездефектного кремния могут быть созданы с использованием низкотемпературных (<400 ℃) соединений и технологий скола и размещены поверх активных транзисторных схем. Затем доработайте транзисторы с помощью процессов травления и осаждения. Эта монолитная технология 3D IC была исследована в Стэндфордский Университет под DARPA спонсорский грант.

CEA-Leti также разрабатывает монолитные трехмерные ИС, называемые последовательными трехмерными ИС. В 2014 году французский научно-исследовательский институт представил CoolCube ™ - низкотемпературный технологический процесс, открывающий путь к 3DVLSI.[8] В Стэнфордском университете исследователи проектируют монолитные трехмерные ИС с использованием структур углеродных нанотрубок (УНТ) по сравнению с кремнием с использованием низкотемпературных процессов переноса УНТ в масштабе пластины, которые могут выполняться при 120 ℃.[9]

В целом, монолитные 3D-микросхемы все еще находятся в стадии разработки, и большинство считает, что их производство еще не закончено.

Технологии изготовления 3D SiC

Существует несколько методов проектирования трехмерных ИС, включая методы рекристаллизации и соединения пластин. Существует два основных типа соединения пластин: соединения Cu-Cu (соединения медь-медь между многослойными ИС, используемые в TSV).[10][11] и через кремний через (ТСВ). По состоянию на 2014 год ряд продуктов памяти, таких как Память с высокой пропускной способностью (HBM) и Гибридный куб памяти были запущены, которые реализуют стекирование 3D ИС с TSV. В настоящее время реализуется и исследуется ряд ключевых подходов к набору. К ним относятся штамповка на кристалле, матрица на пластину и пластина на пластину.

Умереть, чтобы умереть
Электронные компоненты построены на нескольких кристаллах, которые затем выравниваются и склеиваются. Разбавление и создание TSV могут быть выполнены до или после склеивания. Одним из преимуществ штамповки на кристалл является то, что сначала можно протестировать каждый компонентный кристалл, так что один плохой кристалл не разрушит весь стек.[12] Более того, каждый кристалл в трехмерной ИС может быть заранее разделен на ячейки, чтобы их можно было смешивать и согласовывать для оптимизации энергопотребления и производительности (например, согласование нескольких игральных костей из угла процесса с низким энергопотреблением для мобильного приложения).
Die-to-Wafer
Электронные компоненты построены на двух полупроводниковых пластинах. Одна вафля нарезается кубиками; выделенный игральная кость выравниваются и приклеиваются к площадкам кристаллов второй пластины. Как и в методе «пластина на пластине», утонение и создание TSV выполняются либо до, либо после склеивания. Дополнительные кубики могут быть добавлены в стопки перед нарезкой кубиков.
От вафли к вафле
Электронные компоненты построены на двух и более полупроводниковые пластины, которые затем выравниваются, склеиваются и нарезанный кубиками в 3D ИС. Каждую пластину можно разбавить до или после склеивания. Вертикальный связи либо встраиваются в пластины перед склеиванием, либо образуются в стопке после склеивания. Эти "сквозные кремниевые переходные отверстия "(TSV) проходят через кремниевую подложку (и) между активными слоями и / или между активным слоем и внешней контактной площадкой. Соединение между пластинами может снизить выход продукции, поскольку, если любой из N чипы в 3D IC неисправны, вся 3D IC будет дефектной. Кроме того, пластины должны быть одинакового размера, но многие экзотические материалы (например, III-V) производятся на пластинах гораздо меньшего размера, чем CMOS логика или же DRAM (обычно 300 мм), что затрудняет разнородную интеграцию.

Преимущества

Хотя традиционные CMOS Процессы масштабирования улучшают скорость распространения сигнала, масштабирование по сравнению с текущими технологиями производства и проектирования микросхем становится более сложным и дорогостоящим, отчасти из-за ограничений плотности мощности, а отчасти из-за того, что межсоединения не становятся быстрее, чем транзисторы.[13] Трехмерные ИС решают проблему масштабирования, складывая двухмерные матрицы и соединяя их в 3-м измерении. Это обещает ускорить обмен данными между многослойными микросхемами по сравнению с планарной компоновкой.[14] 3D-микросхемы обещают множество существенных преимуществ, в том числе:

След
Больше функциональности умещается в небольшом пространстве. Это расширяет Закон Мура и позволяет создавать крошечные, но мощные устройства нового поколения.
Расходы
Разделение большого чипа на несколько меньших матриц с помощью трехмерной укладки может повысить выход продукции и снизить стоимость изготовления, если отдельные матрицы тестируются отдельно.[15][16]
Гетерогенная интеграция
Слои схемы могут быть созданы с помощью различных процессов или даже на разных типах пластин. Это означает, что компоненты можно оптимизировать в гораздо большей степени, чем если бы они были собраны вместе на одной пластине. Более того, компоненты несовместимого производства могут быть объединены в единую трехмерную ИС.[17][3]
Более короткое межсоединение
Уменьшается средняя длина провода. Общие цифры, сообщаемые исследователями, составляют порядка 10–15%, но это сокращение в основном относится к более длинным межсоединениям, что может повлиять на задержку цепи в большей степени. Учитывая, что трехмерные провода имеют гораздо более высокую емкость, чем обычные провода в кристалле, задержка в цепи может улучшиться, а может и не улучшить.
Мощность
Сохранение сигнала на кристалле может уменьшить его потребляемая мощность в 10–100 раз.[18] Более короткие провода также снижают потребление энергии, производя меньше паразитная емкость.[19] Уменьшение бюджета мощности приводит к меньшему тепловыделению, увеличению срока службы батарей и снижению эксплуатационных расходов.
Дизайн
Вертикальное измерение добавляет более высокий уровень связи и предлагает новые возможности дизайна.[3]
Безопасность цепи
Трехмерная интеграция может достичь безопасность через безвестность; многослойная структура затрудняет попытки обратный инженер схемотехника. Чувствительные схемы также могут быть разделены между уровнями таким образом, чтобы скрыть функцию каждого слоя.[20] Кроме того, 3D-интеграция позволяет интегрировать выделенные, системный монитор -подобные особенности в отдельных слоях.[3] Цель здесь - реализовать какое-то оборудование. брандмауэр для любых компонентов / микросхем, которые необходимо контролировать во время выполнения, стремясь защитить все электронная система от атак во время выполнения, а также от вредоносных модификаций оборудования.
Пропускная способность
Трехмерная интеграция позволяет использовать большое количество вертикальных переходных отверстий между слоями. Это позволяет создавать широкую полосу пропускания. автобусов между функциональными блоками в разных слоях. Типичным примером может служить трехмерный стек процессор + память, в котором кэш-память размещена поверх процессора. Такое расположение позволяет использовать шину намного шире, чем обычные 128 или 256 бит между кешем и процессором.[21] Широкие автобусы, в свою очередь, облегчают стена памяти проблема.[22]

Вызовы

Поскольку эта технология является новой, она ставит перед собой новые задачи, в том числе:

Расходы
Хотя стоимость является преимуществом по сравнению с масштабированием, она также была определена как проблема коммерциализации трехмерных ИС в основных потребительских приложениях. Однако работа над этим ведется. Хотя 3D-технология является новой и довольно сложной, стоимость производственного процесса на удивление очевидна, если разбить ее на действия, составляющие весь процесс. Анализируя комбинацию действий, лежащих в основе, можно определить факторы затрат. Как только факторы затрат определены, становится менее сложной задачей определить, откуда берется большая часть затрат и, что более важно, где затраты могут быть снижены.[23]
Урожай
Каждый дополнительный этап производства увеличивает риск возникновения дефектов. Для того чтобы 3D ИС были коммерчески жизнеспособными, дефекты могут быть устранены или допущены, или плотность дефектов может быть увеличена.[24][25]
Высокая температура
Необходимо отводить тепло, накапливающееся в батарее. Это неизбежная проблема, поскольку электрическая близость коррелирует с тепловой близостью. Необходимо более тщательно управлять конкретными тепловыми точками.
Сложность дизайна
Использование всех преимуществ 3D-интеграции требует сложных методов проектирования и новых CAD инструменты.[26]
TSV-вводимые накладные расходы
TSV большие по сравнению с воротами и планами перекрытия. В технологическом узле 45 нм площадь, занимаемая TSV размером 10 мкм x 10 мкм, сопоставима с площадью около 50 ворот.[27] Кроме того, технологичность требует посадочных площадок и запретных зон, которые дополнительно увеличивают площадь, занимаемую TSV. В зависимости от выбора технологии TSV блокируют некоторое подмножество ресурсов макета.[27] TSV с переходным отверстием производятся до металлизации, поэтому занимают слой устройства и создают препятствия для размещения. TSV с переходным отверстием изготавливаются после металлизации и проходят через кристалл. Таким образом, они занимают и устройство, и металлические слои, что приводит к размещению и маршрутизации препятствий. Хотя обычно ожидается, что использование TSV приведет к уменьшению длины провода, это зависит от количества TSV и их характеристик.[27] Кроме того, на длину провода влияет степень детализации разделения между кристаллами. Обычно он уменьшается для умеренной (блоки с 20–100 модулями) и грубой (разбиение на уровне блоков) гранулярности, но увеличивается для мелкой гранулярности (разбиение на уровне шлюза).[27]
Тестирование
Для достижения высокого общего выхода и снижения затрат необходимо отдельное тестирование независимых штампов.[25][28] Однако тесная интеграция между соседними активными слоями в трехмерных ИС влечет за собой значительное количество взаимосвязей между различными секциями одного и того же схемного модуля, которые были разделены на разные матрицы. Помимо огромных накладных расходов, вносимых необходимыми TSV, секции такого модуля, например, умножитель, не могут быть независимо протестированы традиционными методами. Это особенно относится к критическим по времени путям, проложенным в 3D.
Отсутствие стандартов
Существует несколько стандартов для проектирования, производства и упаковки 3D ИС на основе TSV, хотя этот вопрос решается.[29][30] Кроме того, изучается множество вариантов интеграции, таких как via-last, via-first, via-middle;[31] посредники[32] или прямое склеивание; и Т. Д.
Гетерогенная интеграционная цепочка поставок
В гетерогенно интегрированных системах задержка одной детали от одного из различных поставщиков деталей задерживает доставку всего продукта и, таким образом, задерживает выручку для каждого из поставщиков деталей 3D IC.
Отсутствие четко определенной собственности
Неясно, кому должна принадлежать интеграция и упаковка / сборка 3D ИС. Это могут быть сборочные дома вроде ASE или продукт OEM-производители.

Стили дизайна

В зависимости от степени детализации разбиения можно выделить разные стили дизайна. Интеграция на уровне шлюза сталкивается с множеством проблем и в настоящее время кажется менее практичной, чем интеграция на уровне блоков.[33]

Интеграция на уровне ворот
Этот стиль разделяет стандартные ячейки между несколькими матрицами. Это обещает сокращение длины провода и большую гибкость. Однако уменьшение длины провода может быть подорвано, если не будут сохранены модули определенного минимального размера. С другой стороны, его неблагоприятные последствия включают огромное количество необходимых TSV для межсоединений. Этот стиль дизайна требует 3D место и маршрут инструменты, которых пока нет. Кроме того, разделение проектного блока на несколько штампов означает, что он не может быть полностью проверено перед укладкой штампов. После штабелирования штампов (испытания после скрепления) один отказавший штамп может вывести несколько хороших штампов из строя, что снизит производительность. Этот стиль также усиливает влияние вариация процесса, особенно вариации между штампами. Фактически, трехмерная компоновка может давать более низкие результаты, чем такая же схема, выложенная в двухмерной схеме, вопреки первоначальному обещанию интеграции трехмерной ИС.[34] Кроме того, этот стиль дизайна требует изменения имеющейся интеллектуальной собственности, поскольку существующие IP-блоки и инструменты EDA не предусматривают 3D-интеграцию.
Блочная интеграция
Этот стиль назначает целые блоки конструкции отдельным штампам. Блоки дизайна включают большую часть список соединений связность и связаны небольшим количеством глобальных межсоединений. Следовательно, интеграция на уровне блоков обещает снизить накладные расходы TSV. Сложные трехмерные системы, объединяющие разнородные матрицы, требуют отдельных производственных процессов на разных технологических узлах для быстрой и маломощной случайной логики, нескольких типов памяти, аналоговых и радиочастотных схем и т. Д. Интеграция на уровне блоков, которая позволяет разделить и оптимизировать производственные процессы, поэтому представляется критически важной. для 3D-интеграции. Кроме того, этот стиль может облегчить переход от текущего 2D-дизайна к 3D-дизайну IC. В основном инструменты с поддержкой 3D необходимы только для разбиения на разделы и термического анализа.[35] Отдельные штампы будут разработаны с использованием (адаптированных) 2D-инструментов и 2D-блоков. Это мотивировано широкой доступностью надежных IP-блоков. Более удобно использовать доступные 2D-блоки IP и размещать обязательные TSV в незанятом пространстве между блоками вместо того, чтобы изменять структуру IP-блоков и встраивать TSV.[33] Дизайн для проверки Структуры являются ключевым компонентом IP-блоков и поэтому могут использоваться для облегчения тестирования трехмерных ИС. Кроме того, критические пути могут быть в основном встроены в 2D-блоки, что ограничивает влияние TSV и вариаций между кристаллами на производительность производства. Наконец, современный дизайн микросхемы часто требует инженерные изменения в последнюю минуту. Ограничение воздействия таких изменений на отдельные матрицы имеет важное значение для ограничения затрат.

История

Через несколько лет после MOS интегральная схема (MOS IC) чип был впервые предложен Мохамед Аталла в Bell Labs в 1960 г.[36] концепция трехмерной МОП интегральной схемы была предложена Инструменты Техаса исследователи Роберт В. Хейсти, Роуленд Э. Джонсон и Эдвард В. Мехал в 1964 году.[37] В 1969 г. была разработана концепция трехмерной МОП-интегральной схемы. микросхема памяти был предложен NEC исследователи Кацухиро Онода, Рио Игараси, Тосио Вада, Шо Наканума и Тору Цудзиде.[38]

Демонстрации (1983–2012)

Япония (1983–2005 годы)

3D ИС были впервые успешно продемонстрированы в Япония 1980-х, куда исследования и разработки (НИОКР) по 3D ИС была инициирована в 1981 году «Проектом исследования и разработки трехмерных схемных элементов» Ассоциацией исследований и разработок будущих (новых) электронных устройств.[39] Изначально исследовались две формы трехмерной конструкции ИС: перекристаллизация и соединение пластин, с самыми ранними успешными демонстрациями с использованием перекристаллизации.[11] В октябре 1983 г. Fujitsu исследовательская группа, в которую входят С. Кавамура, Нобуо Сасаки и Т. Иваи, успешно сфабрикованный трехмерный комплементарный металл-оксид-полупроводник (CMOS) интегральная схема, использующая перекристаллизацию лазерного луча. Он состоял из структуры, в которой один тип транзистор изготавливается непосредственно над транзистором противоположного типа с отдельными затворами и изолятором между ними. Двойной слой нитрид кремния и фосфосиликатное стекло Пленка (PSG) использовалась в качестве промежуточного изоляционного слоя между верхним и нижним устройствами. Это послужило основой для реализации многослойного 3D-устройства, состоящего из вертикально расположенных транзисторов с отдельными затворами и изоляционным слоем между ними.[40] В декабре 1983 года та же исследовательская группа Fujitsu изготовила трехмерную интегральную схему с кремний на изоляторе (SOI) CMOS-структура.[41] В следующем году они изготовили 3D массив ворот с вертикально расположенной двойной структурой КНИ / КМОП с использованием перекристаллизации луча.[42]

В 1986 г. Mitsubishi Electric исследователи Йоичи Акасака и Тадаши Нишимура изложили основные концепции и предлагаемые технологии для трехмерных ИС.[43][44] В следующем году исследовательская группа Mitsubishi, в которую вошли Нисимура, Акасака и Осакский университет выпускник Ясуо Иноуэ сфабриковал процессор сигналов изображения (ISP) на 3D IC с массивом фотосенсоры, CMOS Аналого-цифровые преобразователи, арифметико-логические устройства (ALU) и регистры сдвига расположены в трехуровневой структуре.[45] В 1989 г. NEC Исследовательская группа под руководством Ёсихиро Хаяши изготовила трехмерную ИС с четырехслойной структурой с помощью кристаллизации лазерным лучом.[46][43] В 1990 г. Мацусита исследовательская группа, в которую входили К. Ямазаки, Я. Ито и А. Вада, сфабриковала параллельно процессор обработки сигналов изображения на четырехслойной 3D ИС, с SOI (кремний на изоляторе ) слоев, образованных лазерной рекристаллизацией, и четыре слоя, состоящие из оптический датчик, датчик уровня, объем памяти и АЛУ.[47]

Самая распространенная форма проектирования трехмерных ИС - это соединение пластин.[11] Изначально соединение пластин называлось «кумулятивно связанная ИС» (CUBIC), разработка которого началась в 1981 году в рамках «Проекта исследования и разработки трехмерных схемных элементов» в Японии и завершена в 1990 году исследовательской группой NEC Йошихиро Хаяши, которая продемонстрировала метод, в котором несколько тонкая пленка устройства соединяются кумулятивно, что позволяет использовать большое количество слоев устройства. Они предложили изготовление отдельных устройств в отдельных пластинах, уменьшение толщины пластин, обеспечение передних и задних выводов и подключение утоненных умереть друг другу. Они использовали технологию CUBIC для изготовления и тестирования устройства с двумя активными слоями сверху вниз, имеющего объемный Si NMOS FET нижний слой и утонченный верхний слой полевого транзистора NMOS и предложенная технология CUBIC, позволяющая изготавливать трехмерные ИС с более чем тремя активными слоями.[43][39][48]

Первые микросхемы с трехмерным стеком, изготовленные с использованием через кремний через (TSV) были изобретены в Японии 1980-х годов. Hitachi подала заявку на патент Японии в 1983 г., а в 1984 г. - Fujitsu. В 1986 г. в японском патенте, поданном Fujitsu, описывалась многослойная структура микросхем с использованием TSV.[39] В 1989 году Мицумаса Койонаги из Университет Тохоку впервые применил технику соединения пластин с пластиной с помощью TSV, который он использовал для изготовления 3D LSI чип в 1989 году.[39][49][50] В 1999 году Японская ассоциация сверхсовременных электронных технологий (ASET) начала финансирование разработки микросхем 3D IC с использованием технологии TSV, получившей название «НИОКР по технологии интеграции электронных систем высокой плотности».[39][51] Термин «сквозные кремниевые переходы» (TSV) был придуман исследователями Tru-Si Technologies Сергеем Савастюком, О. Синягин и Э. Корчински, которые предложили метод TSV для трехмерного изображения. упаковка на уровне вафель (WLP) в 2000 году.[52]

Группа Коянаги в Университет Тохоку под руководством Мицумаса Коянаги использовала технологию TSV для изготовления трехслойной микросхема памяти в 2000 г. - трехслойный чип искусственной сетчатки, в 2001 г. - трехслойный микропроцессор в 2002 году и десятислойный чип памяти в 2005 году.[49] В том же году Стэндфордский Университет Исследовательская группа, состоящая из Каустава Банерджи, Шукри Дж. Сури, Павана Капура и Кришны С. Сарасвата, представила новый дизайн трехмерного чипа, который использует вертикальное измерение для облегчения проблем, связанных с межсоединениями, и способствует гетерогенной интеграции технологий для реализации система на кристалле (SoC) дизайн.[53][54]

В 2001 г. Toshiba Исследовательская группа, в которую входили Т. Имото, М. Мацуи и К. Такубо, разработала процесс соединения пластин «Модуль системного блока» для производства трехмерных корпусов ИС.[55][56]

Европа (1988–2005)

Фраунгофера и Сименс начал исследования по интеграции 3D IC в 1987 году.[39] В 1988 году они изготовили устройства 3D CMOS IC на основе перекристаллизации поликремния.[57] В 1997 году метод межчиповых переходов (ICV) был разработан исследовательской группой Фраунгофера-Сименс, в которую входили Питер Рамм, Манфред Энгельхардт, Вернер Памлер, Кристоф Ландесбергер и Армин Клумпп.[58] Это был первый промышленный процесс 3D IC, основанный на фабричных пластинах Siemens CMOS. Вариант этого процесса TSV позже был назван технологией TSV-SLID (твердое жидкое взаимное распространение).[59] Это был подход к проектированию трехмерных ИС, основанный на низкотемпературном соединении пластин и вертикальной интеграции устройств ИС с использованием межкристаллических переходных отверстий, которые они запатентовали.

Рамм продолжал развивать отраслевые и академические консорциумы для производства соответствующих технологий 3D-интеграции. В рамках финансируемого Германией совместного проекта VIC между Siemens и Fraunhofer они продемонстрировали полный промышленный процесс трехмерного стекирования ИС (1993–1996). Вместе со своими коллегами из Сименса и Фраунгофера Рамм опубликовал результаты, показывающие детали ключевых процессов, таких как трехмерная металлизация [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, Первая международная конференция по металлизации межсоединений СБИС / ULSI по диэлектрикам - DUMIC, Санта-Клара, Калифорния, 20-22 февраля 1995 г.] и на ECTC 1995 они представили раньше исследования стековой памяти в процессорах.[60]

В начале 2000-х годов группа исследователей Fraunhofer и Infineon в Мюнхене исследовала технологии 3D TSV с особым упором на укладку кристаллов на подложку в рамках немецко-австрийского проекта EUREKA VSI и инициировала европейские интеграционные проекты e-CUBES как первый европейский 3D-объект. технологическая платформа и e-BRAINS с ао, Infineon, Siemens, EPFL, IMEC и Tyndall, где были изготовлены и оценены демонстраторы гетерогенных трехмерных интегрированных систем. Особое внимание в проекте e-BRAINS уделялось разработке новых низкотемпературных процессов для высоконадежных интегрированных трехмерных сенсорных систем.[61]

США (1999–2012)

Соединение пластин меди с медью, также называемое соединениями Cu-Cu или Cu-Cu, было разработано в Массачусетский технологический институт исследовательской группой, состоящей из Энди Фана, Аднана ур Рахмана и Рафаэля Рейфа в 1999 году.[11][62] Рейф и Фан продолжили исследование соединения пластин Cu-Cu с другими исследователями Массачусетского технологического института, включая Куан-Ненг Чен, Шамик Дас, Чуан Сенг Тан и Ниша Чека, в 2001–2002 годах.[11] В 2003 г. DARPA Центр микроэлектроники Северной Каролины (MCNC) начал финансирование НИОКР по технологии 3D IC.[39]

В 2004 году Tezzaron Semiconductor[63] построил рабочие 3D-устройства из шести различных дизайнов.[64] Чипы были построены в два слоя с вольфрамовыми TSV «переходное первое» для вертикального соединения. Две пластины были уложены друг на друга и соединены медным способом. Верхнюю пластину истончали, а затем стопку из двух пластин нарезали кубиками. Первым протестированным чипом был простой регистр памяти, но наиболее заметным из них был стек процессора / памяти 8051.[65] который показал гораздо более высокую скорость и меньшее энергопотребление, чем аналогичная 2D сборка.

В 2004 г. Intel представила 3D-версию Pentium 4 ЦПУ.[66] Чип был изготовлен с двумя матрицами с использованием штабелирования лицом к лицу, что позволило получить плотную структуру переходных отверстий. Задние TSV используются для ввода / вывода и питания. Для трехмерного плана этажа дизайнеры вручную разместили функциональные блоки в каждом кристалле, чтобы снизить энергопотребление и улучшить производительность. Разделение больших и высокомощных блоков и тщательная перестановка позволили ограничить тепловые точки. Трехмерный дизайн обеспечивает повышение производительности на 15% (за счет исключения этапов конвейера) и 15% экономии энергии (за счет устранения повторителей и сокращения проводки) по сравнению с 2D Pentium 4.

В Чип для исследования терафлопс Intel представила в 2007 году экспериментальный 80-ядерный проект со стековой памятью. Из-за высоких требований к пропускной способности памяти традиционный подход ввода-вывода потребляет от 10 до 25 Вт.[28] Чтобы улучшить это, разработчики Intel реализовали шину памяти на основе TSV. Каждое ядро ​​подключено к одной плитке памяти в SRAM die со связью, обеспечивающей пропускную способность 12 ГБ / с, в результате чего общая пропускная способность составляет 1 ТБ / с при потреблении всего 2,2 Вт.

Академическая реализация 3D-процессора была представлена ​​в 2008 г. на выставке Университет Рочестера профессором Эби Фридманом и его учениками.Чип работает на частоте 1,4 ГГц и был разработан для оптимизированной вертикальной обработки между сложенными чипами, что дает 3D-процессору возможности, недоступные традиционному одноуровневому чипу.[67] Одной из проблем при изготовлении трехмерного чипа было заставить все слои работать в гармонии без каких-либо препятствий, которые могли бы помешать передаче информации от одного слоя к другому.[68]

В ISSCC 2012 два многоядерных проекта на основе 3D-IC с использованием GlobalFoundries '130 нм процесс и технология Tezzaron FaStack были представлены и продемонстрированы:

  • 3D-КАРТЫ,[69] реализация 64 пользовательских ядер со стеком из двух логических кристаллов была продемонстрирована исследователями из Школы электротехники и компьютерной инженерии на Технологический институт Джорджии.
  • Centip3De,[70] околопороговая конструкция, основанная на ядрах ARM Cortex-M3, была разработана Департаментом электротехники и компьютерных наук в университет Мичигана.

Коммерческие 3D ИС (2004 – настоящее время)

Sony с PlayStation портативный (PSP) портативная игровая консоль, выпущенный в 2004 году, является первым коммерческим продуктом, в котором используется 3D IC, eDRAM микросхема памяти изготовлены по Toshiba в 3D система в пакете.

Самое раннее известное коммерческое использование микросхемы 3D IC было в Sony с PlayStation портативный (PSP) портативная игровая консоль, выпущенный в 2004 году. Оборудование PSP включает eDRAM (встроенный DRAM ) объем памяти изготовлены по Toshiba в 3D система в пакете чип с двумя умирает укладываются вертикально.[6] В то время Toshiba называла это «полувстроенной памятью DRAM», а позже назвала ее стекированной.чип-на-чипе "(CoC) раствор.[6][71]

В апреле 2007 года Toshiba выпустила на рынок восьмислойную 3D-микросхему 16 ГБ THGAM встроенный NAND flash чип памяти, который был изготовлен с восемью сложенными 2 Флэш-чипы NAND GB.[72] В сентябре 2007 г. Hynix представила 24-слойную технологию 3D IC, с 16 Чип флэш-памяти ГБ, который был изготовлен из 24 уложенных друг на друга чипов флэш-памяти NAND с использованием процесса соединения пластин.[73] Toshiba также использовала восьмислойную 3D IC для своих 32 Флэш-чип THGBM ГБ в 2008 году.[74] В 2010 году Toshiba использовала 16-слойную 3D-микросхему для своих 128 Флэш-чип THGBM2 ГБ, который был изготовлен с 16 установленными друг на друга 8 Чипы ГБ.[75] В 2010-х годах 3D-микросхемы получили широкое коммерческое использование в виде многокристальный корпус и пакет на пакете решения для NAND flash память в мобильные устройства.[6]

Эльпида Память разработали первые 8 ГБ Чип DRAM (с четырьмя DDR3 SDRAM dies) в сентябре 2009 года и выпустил его в июне 2011 года.[76] TSMC объявила о планах по производству 3D ИС с технологией TSV в январе 2010 года.[76] В 2011, СК Хайникс представил 16 DDR3 SDRAM ГБ (40 нм класс) по технологии TSV,[77] Samsung Electronics представила 3D-стек 32 ГБ DDR3 (30 нм class) на базе TSV в сентябре, а затем Samsung и Микронная технология анонсирован на базе ТСВ Гибридный куб памяти (HMC) в октябре.[76]

Разрезать видеокарта который использует Память с высокой пропускной способностью (HBM), на основе через кремний через (TSV) Технология 3D IC.

Память с высокой пропускной способностью (HBM), разработанный Samsung, AMD, и SK Hynix использует стековые чипы и TSV. Первый чип памяти HBM был изготовлен SK Hynix в 2013 году.[77] В январе 2016 г. Samsung Electronics объявил о начале массового производства HBM2, до 8 ГБ на стек.[78][79]

В 2017 году Samsung Electronics объединила 3D-стекинг ИС с 3DV-NAND технология (на основе заряд ловушки вспышка технологии), выпустив 512 Микросхема флэш-памяти KLUFG8R1EM ГБ с восемью сложенными друг на друга 64-слойными микросхемами V-NAND.[80] В 2019 году Samsung выпустила 1 Туберкулез Флэш-чип с 16 уложенными друг на друга кристаллами V-NAND.[81][82] По состоянию на 2018 год Intel рассматривает возможность использования 3D-микросхем для повышения производительности.[83] По состоянию на апрель 2019 года устройства памяти с 96-слойными микросхемами можно купить более чем у одного производителя; Toshiba выпустила 96-слойные устройства в 2018 году.

Смотрите также

Примечания

  1. ^ "СЕМИ.ОРГ" (PDF). В архиве (PDF) из оригинала от 24.09.2015.
  2. ^ «Что такое 3D-интеграция? - 3D InCites». В архиве из оригинала 30.12.2014.
  3. ^ а б c d Дж. Кнехтель, О. Синаноглу, И. М. Эльфадель, Дж. Лиениг, К. К. Н. Сзе, «Крупномасштабные 3D-чипы: проблемы и решения для автоматизации проектирования, тестирования и надежной интеграции» В архиве 2017-08-07 в Wayback Machine, в «Транзакции IPSJ по методологии проектирования системных LSI», т. 10. С. 45–62, август 2017 г.
  4. ^ "МЕЖДУНАРОДНАЯ ДОРОЖНАЯ КАРТА ТЕХНОЛОГИЙ ДЛЯ ПОЛУПРОВОДНИКОВ ИЗДАНИЕ 2011" (PDF). Архивировано из оригинал (PDF) на 2014-12-30. Получено 2014-12-30.
  5. ^ «Сравнение 3D NAND от Samsung с традиционными 3D-микросхемами». 2013-08-16.
  6. ^ а б c d Джеймс, Дик (2014). «3D ИС в реальном мире». 25-я ежегодная конференция SEMI Advanced Semiconductor Manufacturing Conference (ASMC 2014): 113–119. Дои:10.1109 / ASMC.2014.6846988. ISBN  978-1-4799-3944-2. S2CID  42565898.
  7. ^ «Samsung начинает производство модулей 3D DDR4 DRAM». 2014-08-27. В архиве из оригинала 31.12.2014.
  8. ^ Михалле, Жан-Эрик. «CoolCube ™: настоящая альтернатива 3DVLSI масштабированию». www.3DInCites.com. В архиве с оригинала от 22 января 2016 г.. Получено 24 марта, 2014.
  9. ^ фон Трапп, Франсуаза (16 марта 2015 г.). «Монолитная 3D ИС нагревается DATE 2015». 3D InCites. 3D InCites. В архиве из оригинала 2 апреля 2015 г.. Получено 16 марта, 2015.
  10. ^ Maestre Caro, A .; Travaly, Y .; Maes, G .; Borghs, G .; Армини, С. (2011). «Включение соединения Cu-Cu в (двойных) дамасциновых межсоединениях путем избирательного осаждения двух разных молекул SAM». Международная конференция IEEE по технологиям межсоединений, 2011 г.. С. 1–3. Дои:10.1109 / IITC.2011.5940263. ISBN  978-1-4577-0503-8. S2CID  30235970.
  11. ^ а б c d е Рейф, Рафаэль; Тан, Чуан Сенг; Вентилятор, Энди; Чен, Куан-Ненг; Дас, Шамик; Чека, Ниша (2002). "Трехмерные межсоединения с использованием соединения медных пластин: технология и применение" (PDF). Конференция по продвинутой металлизации: 37–44. S2CID  2514964. Получено 15 июля 2019.
  12. ^ Технологии реального мира. «3D-интеграция: революция в дизайне». 2 мая 2007 г. «3D-интеграция: революция в дизайне». В архиве из оригинала 22.12.2010. Получено 2011-03-18.
  13. ^ Застройщик, сарай. «3D-процессоры, стековое ядро». 20 сентября 2005 г. «Архивная копия». Архивировано из оригинал на 2012-03-16. Получено 2012-10-29.CS1 maint: заархивированная копия как заголовок (связь),
  14. ^ Застройщик, сарай. «3D-процессоры, стековое ядро». 20 сентября 2005 г. «Архивная копия». Архивировано из оригинал на 2011-07-09. Получено 2011-02-24.CS1 maint: заархивированная копия как заголовок (связь)
  15. ^ Xiangyu Dong и Yuan Xie, "Анализ затрат на уровне системы и исследование конструкции для трехмерных ИС", Proc. конференции по автоматизации проектирования в Азии и южной части Тихого океана, 2009 г., «Архивная копия». Архивировано из оригинал на 24.04.2010. Получено 2010-05-20.CS1 maint: заархивированная копия как заголовок (связь)
  16. ^ «Технология 3D IC обеспечивает полный пакет» «Архивная копия». Архивировано из оригинал на 2010-10-31. Получено 2011-01-27.CS1 maint: заархивированная копия как заголовок (связь) Electronic Design 2 июля 2010 г.
  17. ^ Джеймс Джей-Кью Лу, Кен Роуз и Сьюзан Виткавидж "Интеграция 3D: почему, что, кто, когда?" «Архивная копия». Архивировано из оригинал на 2008-02-12. Получено 2008-01-22.CS1 maint: заархивированная копия как заголовок (связь) Future Fab Intl. Том 23, 2007
  18. ^ Уильям Дж. Далли, «Перспективы развития внутрикристальных сетей межсоединений», стр. 17, «Архивная копия» (PDF). В архиве (PDF) из оригинала от 12.06.2010. Получено 2008-01-22.CS1 maint: заархивированная копия как заголовок (связь) Лаборатория компьютерных систем Стэнфордского университета, 2006 г.
  19. ^ Джонсон, Р. Колин. «Стандартизированные трехмерные стеки микросхем». 10 июля 2008 г. «Архивная копия». Архивировано из оригинал в 2012-09-30. Получено 2014-05-15.CS1 maint: заархивированная копия как заголовок (связь)
  20. ^ «3D-ИС и безопасность интегральных схем» «Архивная копия» (PDF). В архиве (PDF) из оригинала от 07.09.2008. Получено 2008-02-08.CS1 maint: заархивированная копия как заголовок (связь) Tezzaron Semiconductor, 2008 г.
  21. ^ Дон Хёк У, Нак Хи Сон, Дин Л. Льюис и Сянь-Син С. Ли. «Оптимизированная трехмерная архитектура памяти с использованием чрезмерной пропускной способности TSV с высокой плотностью». В материалах 16-го Международного симпозиума по архитектуре высокопроизводительных компьютеров, стр. 429–440, Бангалор, Индия, январь 2010 г.
  22. ^ «Прогнозирование производительности стека микросхем памяти 3D-процессор» Джейкоб П., Макдональд, Дж. Ф. и др. «Проектирование и тестирование компьютеров», IEEEVolume 22, Issue 6, Nov. – Dec. 2005 Страниц: 540–547
  23. ^ А. Палеско, Стоимость 3D ИС, Портал знаний 3D InCites, 9 января 2015 г. «Стоимость 3D ИС». 2015-01-09. В архиве из оригинала от 09.01.2015. Получено 2015-01-09.
  24. ^ MazikMedia, Inc, издатель, сайты, поддерживаемые jamagination (www.jamagination.com). "Роберт Патти," Влияние трехмерного стекирования на уровне пластин на выход ИС ". Future Fab Intl. Volume 23, 2007". Future-fab.com. Архивировано из оригинал на 2014-05-17. Получено 2014-05-15.CS1 maint: несколько имен: список авторов (связь)
  25. ^ а б Сянь-Синь С. Ли и Кришненду Чакрабарти, «Тестовые задачи для трехмерных интегральных схем», IEEE Design and Test of Computers, Special issue on 3D IC Design and Test, vol. 26, вып. 5, стр. 26–35, сентябрь / октябрь 2009 г.
  26. ^ ""Большая тройка EDA не готова к упаковке 3D-чипов ". EE Times Asia, 25 октября 2007 г.". Eetasia.com. В архиве из оригинала 18 июля 2008 г.. Получено 2014-05-15.
  27. ^ а б c d Д. Х. Ким, С. Мухопадхай, С. К. Лим, "Прогнозирование межсоединений через кремний-через и оптимизация для трехмерных стековых ИС", в Proc. Int. Мастерская Sys.-Level Interconn. Пред., 2009, с. 85–92.
  28. ^ а б С. Боркар, "Трехмерная интеграция для проектирования энергосберегающих систем", в Proc. Design Autom. Конф., 2011. С. 214–219.
  29. ^ ""Стандартизация трехмерных стеков микросхем ". EE Times 7 ноября 2008 г.". Eetimes.com. 2014-05-09. Архивировано из оригинал 30 сентября 2012 г.. Получено 2014-05-15.
  30. ^ ""Международная программа стандартов SEMI формирует комитет по стандартам на интегральные схемы с трехмерным накоплением ". Пресс-релиз SEMI от 7 декабря 2010 г.". Semi.org. 2010-12-07. В архиве из оригинала 17 мая 2014 г.. Получено 2014-05-15.
  31. ^ ""РАСШИРЕННАЯ УПАКОВКА: Сценарии 3D TSV Technologies: через первый или через последний? Отчет 2010 г. ". Yole report, 2010". I-micronews.com. 01.01.2010. Архивировано из оригинал на 2014-05-17. Получено 2014-05-15.
  32. ^ «Si, вставки из стекла для 3D-упаковки: мнения аналитиков». Advanced Packaging 10 августа 2010 г. В архиве 14 марта 2011 г. Wayback Machine
  33. ^ а б Я. Кнехтель, И. Л. Марков, Я. Лениг, «Сборка 2D-блоков в 3D-чипы» В архиве 2016-03-04 в Wayback Machine в IEEE Trans. по САПР ИС и систем, т. 31, нет. 2. С. 228–241, февраль 2012 г.
  34. ^ С. Гарг, Д. Маркулеску, "3D-GCP: аналитическая модель влияния изменений процесса на распределение задержки критического пути трехмерных ИС", в Proc. Int. Symp. Качественный Электрон. Des., 2009, с. 147–155.
  35. ^ Л. К. Шеффер, "Возможности САПР новых технологий межсоединений", в Proc. Design Autom. Конф., 2007. С. 576–581.
  36. ^ Московиц, Сэнфорд Л. (2016). Передовые инновации в материалах: управление глобальными технологиями в 21 веке. Джон Уайли и сыновья. С. 165–167. ISBN  9780470508923.
  37. ^ Патент США 3,613,226
  38. ^ Патент США 3,651,490
  39. ^ а б c d е ж грамм Када, Морихиро (2015). "История исследований и развития технологии трехмерной интеграции" (PDF). Трехмерная интеграция полупроводников: обработка, материалы и приложения. Springer. С. 8–13. ISBN  9783319186757.
  40. ^ Kawamura, S .; Сасаки, Нобуо; Я жду.; Nakano, M .; Такаги, М. (октябрь 1983 г.). «Трехмерные КМОП ИС, изготовленные с использованием перекристаллизации луча». Письма об электронных устройствах IEEE. 4 (10): 366–368. Bibcode:1983IEDL .... 4..366K. Дои:10.1109 / EDL.1983.25766. ISSN  0741-3106. S2CID  35184408.
  41. ^ Kawamura, S .; Sasaki, N .; Я жду.; Mukai, R .; Nakano, M .; Такаги, М. (декабрь 1983 г.). «Трехмерные ИС КНИ / КМОП, изготовленные методом лучевой перекристаллизации». 1983 Международное собрание электронных устройств: 364–367. Дои:10.1109 / IEDM.1983.190517. S2CID  11689645.
  42. ^ Kawamura, S .; Сасаки, Нобуо; Я жду.; Mukai, R .; Nakano, M .; Такаги, М. (1984). «Трехмерная вентильная матрица с вертикально установленной двойной структурой SOI / CMOS, изготовленной методом лучевой рекристаллизации». 1984 Симпозиум по технологии СБИС. Сборник технических статей: 44–45.
  43. ^ а б c Гарроу, Филипп (6 августа 2008 г.). «Введение в 3D-интеграцию» (PDF). Справочник по трехмерной интеграции: технологии и приложения трехмерных интегральных схем. Вайли-ВЧ. п. 4. Дои:10.1002 / 9783527623051.ch1. ISBN  9783527623051.
  44. ^ Акасака, Йоичи; Нисимура, Т. (декабрь 1986 г.). «Концепция и базовые технологии построения 3-D ИМС». 1986 Международное совещание по электронным устройствам: 488–491. Дои:10.1109 / IEDM.1986.191227. S2CID  10393330.
  45. ^ Nishimura, T .; Иноуэ, Ясуо; Sugahara, K .; Kusunoki, S .; Кумамото, Т .; Nakagawa, S .; Накая, М .; Хориба, Ясутака; Акасака, Йоичи (декабрь 1987 г.). «Трехмерная ИС для высокопроизводительного процессора сигналов изображения». 1987 Международная конференция по электронным устройствам: 111–114. Дои:10.1109 / IEDM.1987.191362. S2CID  12936958.
  46. ^ Хаяси, Ёсихиро; Кунио, Т .; Ояма, К .; Моримото, М. (декабрь 1989 г.). «Трехмерные ИС с четырьмя сложенными друг на друга слоями активных устройств». Международный технический дайджест по электронным устройствам: 837–840. Дои:10.1109 / IEDM.1989.74183. S2CID  113995937.
  47. ^ Yamazaki, K .; Itoh, Y .; Wada, A .; Morimoto, K .; Томита Ю. (декабрь 1990 г.). «4-х слойные 3-D IC технологии для параллельной обработки сигналов». Международный технический дайджест по электронным устройствам: 599–602. Дои:10.1109 / IEDM.1990.237127. S2CID  114856400.
  48. ^ Хаяси, Ёсихиро; Wada, S .; Kajiyana, K .; Ояма, К .; Koh, R .; Takahashi, S .; Кунио, Т. (1990). «Изготовление трехмерных ИС с использованием технологии« кумулятивно связанных ИС »(CUBIC)». Сборник технических статей.1990 Симпозиум по технологии СБИС: 95–96. Дои:10.1109 / VLSIT.1990.111025. S2CID  27465273.
  49. ^ а б Фукусима, Т .; Танака, Т .; Коянаги, Мицумаса (2007). «Тепловые проблемы трехмерных ИС» (PDF). SEMATECH. Университет Тохоку. Архивировано из оригинал (PDF) 16 мая 2017 г.. Получено 16 мая 2017.
  50. ^ Танака, Тецу; Ли, Кан Ук; Фукусима, Такафуми; Коянаги, Мицумаса (2011). «Технология трехмерной интеграции и гетерогенная интеграция». Семантический ученый. S2CID  62780117. Получено 19 июля 2019.
  51. ^ Такахаши, Кенджи; Танида, Казумаса (2011). «Вертикальное соединение по ASET». Справочник по трехмерной интеграции, Том 1: Технология и применение трехмерных интегральных схем. Джон Вили и сыновья. п. 339. ISBN  9783527623068.
  52. ^ Savastionk, S .; Siniaguine, O .; Корчинский, Э. (2000). «Кремниевые переходные отверстия для 3D WLP». Труды Международного симпозиума по современным процессам, свойствам и интерфейсам упаковочных материалов (№ по каталогу 00TH8507): 206–207. Дои:10.1109 / ISAPM.2000.869271. ISBN  0-930815-59-9. S2CID  110397071.
  53. ^ Лаваньяшри, Б.Дж. (август 2016 г.). "Трехмерные (3D) ИС: обзор" (PDF). Международный журнал цифровых приложений и современных исследований. 5 (1).
  54. ^ Банерджи, Каустав; Souri, Shukri J .; Капур, Паван; Сарасват, Кришна К. (2001). «Трехмерные ИС: новый дизайн микросхемы для улучшения характеристик межсоединений на глубине субмикронного диапазона и интеграции систем на кристалле». Труды IEEE. 89 (5): 602–633. Дои:10.1109/5.929647. ISSN  0018-9219.
  55. ^ Гарроу, Филипп (6 августа 2008 г.). «Введение в 3D-интеграцию» (PDF). Справочник по трехмерной интеграции: технологии и приложения трехмерных интегральных схем. Вайли-ВЧ. п. 4. Дои:10.1002 / 9783527623051.ch1. ISBN  9783527623051.
  56. ^ Имото, Т .; Мацуи, М .; Takubo, C .; Akejima, S .; Кария, Т .; Nishikawa, T .; Эномото, Р. (2001). «Разработка пакета трехмерных модулей», модуль системного блока"". Конференция по электронным компонентам и технологиям. Институт инженеров по электротехнике и электронике (51): 552–7. ISBN  0780370384.
  57. ^ Рамм, Питер (22 января 2016 г.). «Fraunhofer EMFT: наша ранняя и текущая работа в области трехмерной интеграции». 3D InCites. Получено 22 сентября 2019.
  58. ^ Ramm, P .; Bollmann, D .; Braun, R .; Buchner, R .; Cao-Minh, U .; и другие. (Ноябрь 1997 г.). «Трехмерная металлизация вертикально-интегральных схем». Микроэлектронная инженерия. 37-38: 39–47. Дои:10.1016 / S0167-9317 (97) 00092-0. S2CID  22232571.
  59. ^ Macchiolo, A .; Andricek, L .; Moser, H.G .; Nisius, R .; Richter, R.H .; Вайгель, П. (1 января 2012 г.). «Технология вертикальной интеграции SLID-ICV для обновления пикселей ATLAS». Физические процедуры. 37: 1009–1015. arXiv:1202.6497. Bibcode:2012ФПро..37.1009М. Дои:10.1016 / j.phpro.2012.02.444. ISSN  1875-3892. S2CID  91179768.
  60. ^ М.Б. Kleiner, S.A. Kuehn, P. Ramm, W. Weber, IEEE Transactions on Components, Packaging, and Manufacturing Technology - Part B, Vol. 19, № 4 (1996)
  61. ^ "ДОМА".
  62. ^ Вентилятор, Энди; Рахман, Аднан-ур; Рейф, Рафаэль (2 февраля 1999 г.). «Склеивание медных пластин». Электрохимические и твердотельные буквы. 2 (10): 534. Дои:10.1149/1.1390894. S2CID  98300746.
  63. ^ "Tezzaron Semiconductor: Z-путь вперед". Tezzaron Semiconductor. Получено 19 июля 2019.
  64. ^ «Шесть 3D-дизайнов предшествуют заявлению Tezzaron об энергосбережении на 90% - EE Times». В архиве из оригинала 31.10.2014.
  65. ^ Коул, Бернард. «Terrazon применяет технологию трехмерного стекирования к ядру микроконтроллера 8051». EETimes. Получено 10 августа 2020.
  66. ^ Б. Блэк, Д. Нельсон, К. Уэбб и Н. Самра, "Технология трехмерной обработки и ее влияние на микропроцессоры iA32", в Proc. Int. Конф. по компьютерному дизайну, стр. 316–318, 2004.
  67. ^ Стив Сегин (16 сентября 2008 г.). «Сегин, Стив.« Создан первый в мире многослойный 3D-процессор ». 16 сентября 2008 г.». Tomshardware.com. Получено 2014-05-15.
  68. ^ "Science Daily." Трехмерный компьютерный процессор: 'Rochester Cube' указывает путь к более мощным конструкциям микросхем ". 17 сентября 2008 г.". Sciencedaily.com. В архиве из оригинала 17 мая 2014 г.. Получено 2014-05-15.
  69. ^ Веб-страница проекта 3D-MAPS в Технологическом институте Джорджии «Архивная копия». Архивировано из оригинал на 2015-03-08. Получено 2012-04-02.CS1 maint: заархивированная копия как заголовок (связь)
  70. ^ «Centip3De: 64-ядерная, трехмерная, многослойная, почти пороговая система» (PDF).
  71. ^ «Система в упаковке (SiP)». Toshiba. Архивировано из оригинал 3 апреля 2010 г.. Получено 3 апреля 2010.
  72. ^ «TOSHIBA КОММЕРЦИАЛИЗИРУЕТ ВЫСОКУЮ ЕМКОСТЬ ВСТРОЕННОЙ ФЛЭШ-ПАМЯТИ NAND ДЛЯ МОБИЛЬНЫХ ПОТРЕБИТЕЛЕЙ». Toshiba. 17 апреля 2007 г. Архивировано с оригинал 23 ноября 2010 г.. Получено 23 ноября 2010.
  73. ^ "Hynix удивляет индустрию чипов NAND". Korea Times. 5 сентября 2007 г.. Получено 8 июля 2019.
  74. ^ «Toshiba выпускает устройства флеш-памяти со встроенной памятью NAND с самой большой плотностью». Toshiba. 7 августа 2008 г.. Получено 21 июн 2019.
  75. ^ «Toshiba представляет самые большие в отрасли модули встроенной флэш-памяти NAND». Toshiba. 17 июня 2010 г.. Получено 21 июн 2019.
  76. ^ а б c Када, Морихиро (2015). "История исследований и развития технологии трехмерной интеграции". Трехмерная интеграция полупроводников: обработка, материалы и приложения. Springer. С. 15–8. ISBN  9783319186757.
  77. ^ а б «История: 2010-е». СК Хайникс. Получено 8 июля 2019.
  78. ^ «Samsung начинает массовое производство самой быстрой в мире памяти DRAM на основе новейшего интерфейса памяти с высокой пропускной способностью (HBM)». news.samsung.com.
  79. ^ «Samsung объявляет о массовом производстве памяти HBM2 нового поколения - ExtremeTech». 19 января 2016 г.
  80. ^ Шилов, Антон (5 декабря 2017 г.). «Samsung начинает производство флэш-памяти UFS NAND 512 ГБ: 64-слойная V-NAND, скорость чтения 860 МБ / с». АнандТех. Получено 23 июн 2019.
  81. ^ Маннерс, Дэвид (30 января 2019 г.). «Samsung делает флеш-модуль eUFS емкостью 1 ТБ». Еженедельник электроники. Получено 23 июн 2019.
  82. ^ Таллис, Билли (17 октября 2018 г.). «Samsung делится планом развития SSD для QLC NAND и 96-слойной 3D NAND». АнандТех. Получено 27 июн 2019.
  83. ^ «Intel представляет новаторский способ создания 3D-чипов». Engadget.

Рекомендации

дальнейшее чтение

  • Филип Гарроу, Кристофер Бауэр, Питер Рамм: Справочник по 3D-интеграции, технологиям и приложениям 3D-интегральных схем Vol. 1 и т. 2, Wiley-VCH, Weinheim 2008, г. ISBN  978-3-527-32034-9.
  • Юань Се, Джейсон Конг, Сачин Сапатнекар: Трехмерный дизайн интегральных схем: Eda, дизайн и микроархитектуры, Издательство: Springer, ISBN  1-4419-0783-1, ISBN  978-1-4419-0783-7, 978-1441907837, дата публикации: декабрь 2009 г.
  • Филип Гарроу, Мицумаса Коянаги, Питер Рамм: Справочник по 3D-интеграции, 3D-технологиям Vol. 3, Wiley-VCH, Weinheim 2014, ISBN  978-3-527-33466-7.
  • Пол Д. Франзон, Эрик Ян Мариниссен, Муханнад С. Бакир, Филип Гарроу, Мицумаса Коянаги, Питер Рамм: Справочник по трехмерной интеграции: «Проектирование, тестирование и тепловое управление трехмерных интегральных схем», Vol. 4, Wiley-VCH, Вайнхайм 2019, ISBN  978-3-527-33855-9.

внешняя ссылка